完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3636
|
|
|
相关推荐
9个回答
|
|
|
module没起名啊摔！第一行改成： module top(b, clk, nclr, q);
最佳答案
|
|
|
|
|
|
input b;
input clk; input nclr; output reg q = 0; //赋初始值0 reg b_reg = 0; //赋初始值0 always @(posedge clk or negedge nclr) begin //异步复位 if(!nclr) begin q <= 1'b0; b_reg <= 1'b0; end else begin b_reg <= b ^ !b_reg; q <= b_reg; end end |
|
|
|
|
|
|
|
|
|
|
我用ISE编译的没问题，看这个错像是你的第一行有问题。 我看看你模块怎么定义的。 以下是我的模块定义： module top(b, clk, nclr, q) //贴上我之前的代码 // endmodule |
|
|
|
|
|
嗯 这些 我加了 我用的quartusII |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
module(b,clk,nclr,q); input b; input clk; input nclr; output reg q = 0; reg b_reg = 0; always @(posedge clk or negedge nclr) begin if(!nclr) begin q <= 1'b0; b_reg <= 1'b0; end else begin b_reg <= b ^ !b_reg; q <= b_reg; end endmodule |
|
|
|
|
|
我改了 和我 .v文件的一样的名字 编译还是错误，明天就考试了 虽然还没解决，还是谢谢你的耐心解答 |
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
NVMe高速传输之摆脱XDMA设计50：主要功能测试结果与分析2 nvmePCIe高速存储
252 浏览 0 评论
NVMe高速传输之摆脱XDMA设计49：主要功能测试结果与分析1
1501 浏览 0 评论
907 浏览 0 评论
855 浏览 0 评论
658 浏览 0 评论
4426 浏览 63 评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
3489
