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module没起名啊摔！第一行改成： module top(b, clk, nclr, q);
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input b;
input clk; input nclr; output reg q = 0; //赋初始值0 reg b_reg = 0; //赋初始值0 always @(posedge clk or negedge nclr) begin //异步复位 if(!nclr) begin q <= 1'b0; b_reg <= 1'b0; end else begin b_reg <= b ^ !b_reg; q <= b_reg; end end |
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我用ISE编译的没问题，看这个错像是你的第一行有问题。 我看看你模块怎么定义的。 以下是我的模块定义： module top(b, clk, nclr, q) //贴上我之前的代码 // endmodule |
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嗯 这些 我加了 我用的quartusII |
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module(b,clk,nclr,q); input b; input clk; input nclr; output reg q = 0; reg b_reg = 0; always @(posedge clk or negedge nclr) begin if(!nclr) begin q <= 1'b0; b_reg <= 1'b0; end else begin b_reg <= b ^ !b_reg; q <= b_reg; end endmodule |
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我改了 和我 .v文件的一样的名字 编译还是错误，明天就考试了 虽然还没解决，还是谢谢你的耐心解答 |
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