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fly_tohigh 发表于 2015-6-1 23:18 这只会是如下两个原因之一： 1、串口电平转换芯片的输出管脚损坏(芯片供电不正常也会出现这类现象)； 2、FPGA管脚没焊好，或者是引脚分配错误。
最佳答案
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在你的板子上用示波器测量了波形没？你的板子和开发板时钟是否一致？你的板子复位信号是否正常？
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1、时钟频率是否正确？PLL配置是否恰当？串口波特率对通信的影响还是很大的，所以你需要仔细检查或测量一下你的时钟频率是否准确。
2、收、发端的波特率设置是否一致，奇、偶校验设置是否一致也都需要确认，特别是奇、偶校验设置，容易被忽略。 3、不知道你的FPGA里面是用硬件逻辑做的收发控制还是用了软核？如果是硬件逻辑控制的，那么需要检查验证你的控制逻辑设计是否正确；如果是用软核实现的，那么出问题的可能性会更大，FPGA逻辑部分和软核的端口设置、地址分配、读写时序配合等都有可能出问题。。 |
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在示波器测试了呢，波形都是对的，但是现在又不行了，我现在FPGA的收数据引脚RX一直是低电平，应该是一直高电平，然后下降沿后开始收到数据的，现在一直为低电平了。。快疯了。什么都木有改突然这样子了 |
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2015-6-1 23:11:23
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laidaihua 发表于 2015-6-1 22:11 您说的前两个应该是没有问题，我是用硬核的。不过我现在出现了更大的问题，我换了一块新的FPGA（原来那块 JTAG让我给弄烧了），剩下都木有改变，现在接进去后会发现FPGA的收数据引脚端一直保持低电平了，不能像原来那样保持高电平后一收到数据检测下降沿后出现正常的波形了。另外在之前那块FPGA好使的时候，我怀疑是FPGA的收数据引脚有问题，于是我跳线到FPGA另一个IO口，发现只要这样子RX就会一直为低电平，这会是什么原因呢？ |
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2015-6-1 23:16:50
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fly_tohigh 发表于 2015-6-1 23:11 您说的前两个应该是没有问题，我是用硬核的。不过我现在出现了更大的问题，我换了一块新的FPGA（原来那块 JTAG让我给弄烧了），剩下都木有改变，现在接进去后会发现FPGA的收数据引脚端一直保持低电平了，不能像原来那样保持高电平后一收到数据检测下降沿后出现正常的波形了。另外在之前那块FPGA好使的时候，我怀疑是FPGA的收数据引脚有问题，于是我跳线到FPGA另一个IO口，发现只要这样子RX就会一直为低电平，这会是什么原因呢？ |
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2015-6-1 23:18:45
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学习学习，谢谢分享！
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确实是器件的问题，我也是醉了~
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2015-6-9 00:12:21
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