[问答]

allegro HDL原理图打包错误

问答对人有帮助，内容完整，我也想知道答案 0 ` 好：紧急求助！用allegro画原理图，封装的时候报错。某两个器件位号相同，无法封装错误出现的很奇怪，例：如果搜素JF10，显示出两个JF10，其中一个没有页码。器件被复制了一遍，不存在任何页上。多余的器件无法删除，删除后另一个器件也没有了；修改其中一个的位号后，编译可以通过，但是PCB布局时会出现两组一样的器件。祝好！ ` 0
2015-5-8 10:39:05　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 2013crazy 该类别下有 11 个回答。邀请回答 bobo 该类别下有 10 个回答。邀请回答飞飞11111 该类别下有 6 个回答。邀请回答 gvxiaot 该类别下有 5 个回答。邀请回答蜗牛该类别下有 5 个回答。邀请回答 wotan117 该类别下有 5 个回答。邀请回答 xiaoyunvsmm 该类别下有 4 个回答。邀请回答 hyh0512 该类别下有 4 个回答。邀请回答 allegro9527 该类别下有 4 个回答。邀请回答 hwyy 该类别下有 3 个回答。邀请回答 xudingzi 该类别下有 3 个回答。邀请回答杰lovc 该类别下有 3 个回答。邀请回答长天一色33 该类别下有 3 个回答。邀请回答 simon 该类别下有 3 个回答。邀请回答 douyin8 该类别下有 3 个回答。邀请回答 andyrobot 该类别下有 3 个回答。邀请回答 492228993 该类别下有 3 个回答。邀请回答 32331 该类别下有 3 个回答。邀请回答 530991163 该类别下有 3 个回答。邀请回答 qhg20360 该类别下有 3 个回答。邀请回答举报 laobei1986 相关推荐 • Cadence 16.5 Concept HDL原理图打包反标后电源、地网络显示为红色 5616 • 请问能在评估套件中混合使用dxdesigner和allegro吗？ 1497 • Cadence 16.5 Concept HDL原理图反标后每个元件出现CDS_PART_NAME信息 7056 • 原理图设计HDL实例化模板出现错误该怎么办？ 1537 • 有谁熟悉Concept-HDL&Allegro这本书,请留下qq，谢谢！ 3262 • allegro使用问题 2615 • candence（16.5） concept hdl 设计的原理图在导出brd文件时出错 20031 • 请问Allegro pcb怎么才能知道和原理图是一致? 3802 • 请问allegro16.6导入AD原理图后出错该怎么办？ 3864 • cadence Allegro spb 16.3的原理图中添加公司的LOGO应采用什么格式？ 9454 1个回答