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不需要使用到条件结构，利用搜索数组零元素和删除数组元素就行了，不过要用到while循环，移位寄存器
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无图无说明，上个程序看一下啊
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timescale 1ns/100ps
module Data_SCRAM_tb; wire [7:0] Data_out; wire k_flag; reg[7:0] Data_in; reg clk,rst; initial begin clk=0; rst=0; #2 rst=1; #1000 $stop(); end always #1 clk=~clk; always @(posedge clk or negedge rst) begin if(!rst) Data_in<=8'b00000000; else Data_in<=Data_in+8'b00000001; end Data_SCRAM Dtest(Data_in,Data_out,clk,rst,k_flag); endmodule run gate-level # ** Error: (vsim-3053) E:/Quartus1/raoma/Data_SCRAM_tb.v(23): Illegal output or inout port connection for "port 'Data_out'". # Region: /Data_SCRAM_tb/Dtest |
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2015-4-3 22:26:10
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