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verilog inout的用法

2015-1-24 12:27:58 7697

0 最近在研究I2C，其中，设计到inout的用法，于是，潜心研究了一下，在这里做一下总结。 inout型注意事项： 1、作为输入输出型，不能被定义为reg型 2、测试模块作为参数的变量要定义成wire型 3、inout型不要出现在底层模块之间，最好出现在顶层，要不然，综合时会出错。使用方法： 1 使用inout类型数据,可以用如下写法: inout data_inout; input data_in; reg data_reg;//data_inout的映象寄存器 reg link_data; assign data_inout=link_data?data_reg:1'bz;//link_data控制三态门 //对于data_reg,可以通过组合逻辑或者时序逻辑根据data_in对其赋值.通过控制link_data的高低电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可以通过相关电路来控制. 2 编写测试模块时,对于inout类型的端口,需要定义成wire类型变量,而其它输入端口都定义成reg类型,这两者是有区别的. 当上面例子中的data_inout用作输入时,需要赋值给data_inout,其余情况可以断开.此时可以用assign语句实现:assign data_inout=link?data_in_t:1'bz;其中的link ,data_in_t是reg类型变量,在测试模块中赋值. 另外,可以设置一个输出端口观察data_inout用作输出的情况: Wire data_out; Assign data_out_t=(!link)?data_inout:1'bz; 总结：主要是安好verilog语言要求的用，一般情况下，不会出错，仿真的时候需要注意下就是了 0
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