[讨论]

高速PCB设计笔记

2015-1-23 14:28:06 4135 信号完整性 PCB 高电平

0 过冲（overshoot）当较快的信号沿驱动一段较长的走线，而走线上没有有效的匹配时，往往会产生过冲。过冲带来的问题主要是信号高电平“1”超出接收端器件的输入最大电压值，或者信号低电平“0”低于接收端器件的输入最低电压值。对付过冲的一般方法是匹配，或叫端接（termination）。端接可总结为两种形式：远端串联匹配消除二次反射，终端并联匹配消除一次反射。注意不是每种方式都适用于任何场合。例如50ohm并联匹配一般不适用与LVTTL/LVCMOS电平逻辑，因为电阻上消耗的功率很大。减少过冲的另一方法是，减少驱动端的驱动电流。振铃（ring）过冲往往伴随着振铃，或者说过冲是振铃的一部分。振铃产生的第一次峰值电压就是过冲。振铃的危害除了过冲之外，其产生的电压波动可能多次跨越逻辑电平的阈值电压，导致接收端误判。对于COMS器件，振铃可能导致上、下MOS管同时导通时间过长，急剧增加器件功耗。非单调性（non monotonic）绝大多数非单调性都是由复杂的信号拓扑造成的。在一个CPU或DSP的本地总线上，非单调性问题最常见。非单调性按表现形式可以分为两种：回钩和台阶。对于一个沿有效的时钟来说，信号沿上的回钩和台阶是致命的。因为一个非单调性的时钟沿，可能被接收端认作多个有效沿，或在器件内部产生亚稳态，导致时序逻辑的功能错误。对于数据来说，非单调性的危害主要是造成时间裕量的减少，这也是复杂的总线系统往往需要进行时序仿真的原因之一。串扰（crosstalk）　　串扰是不同传输线之间的能量耦合。不利影响：串扰会改变传输线的特性阻抗和传播速度，影响系统时序和信号完整性；串扰会在其他传输线上引入感应噪声，进一步影响信号完整性，降低噪声容限。引入串扰的两个原因：互容，互感。互感是由已驱动的传输线，通过磁场在干净的传输线上产生感应电流；互容是两条传输线之间电场产生的耦合。串扰最小化设计建议： 1、在布线允许下，尽可能加宽走线距离； 2、在保证传输线特征阻抗的同时，尽可能是走线靠近参考平面，是传输线与参考平面紧密耦合，从而减少相邻走线之间的耦合； 3、设计允许的话，对于要求严格的走线网络，采用差分布线设计； 4、如果相邻两信号层之间走线耦合严重，两层的走线应相互正交； 5、可能的话，走带状线或嵌入式微带线，消除传播速度的变化；信号反射以及端接　　用表示源端阻抗，传输线阻抗，表示末端阻抗。　　末端的反射系数如下：　　源端反射系数如下：　　当源端信号传送到传输线上时，信号幅度：　　当对末端进行阻抗匹配时（此时假设源端未进行匹配。源端驱动器的输出阻抗一般很小，为便于分析，这里假设为0），根据（3）式，此时传输线上的信号幅度为驱动信号幅度。由于末端进行了匹配，根据（1）计算的反射系数为0，所以末端信号幅度会等于驱动信号幅度。消除了反射的影响。当对源端进行阻抗匹配时（此时假设末端为进行匹配。末端接收器的输入阻抗一般很大，便于分析，这里假设末端开路，即阻抗无穷大），由于源端进行了匹配，阻抗等于传输线阻抗，根据（3）式，此时传输线上的信号幅度为驱动信号幅度的一半。由于末端开路，根据（1）式，末端反射系数为+1，即反射信号幅度为驱动信号幅度的一半。一半的反射信号强度加上原始的一半的传输线上的信号强度，末端接收的信号强度刚好为驱动信号强度。同样消除了反射的影响。以上分析过程说明了端接匹配是如何消除信号反射的影响的。何时进行端接：理想情况下，对所有高速信号传输线都应该进行端接；当条件无法满足时，必须对走线延时大于上升时间的1/6的传输线进行端接。 0
2015-1-23 14:28:06　　评论淘帖0 举报相关推荐 • 高速PCB设计笔记——第一天 3415 • 高速PCB设计中高速信号与高速PCB设计须知 12388 • 高速PCB设计基础篇 457 • 高速PCB设计之一何为高速PCB设计 3028 • 高速PCB设计指南 2421 • 什么是高速PCB设计？ 2382 • 高速PCB设计电容的应用 0 • 高速PCB设计指南 0 • 高速PCB设计指南 0 • LVDS与高速PCB设计 0 3 个讨论