用VHDL调用verilog时遇到一个神奇的问题

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问答对人有帮助，内容完整，我也想知道答案 0 工程中使用到了一个verilog写的模块，我一直用VHDL，把它调用进来，编译，仿真都可以跑，就送仿真结果不对。单独用VHDL编写一个仿真程序来测试，结果又是对的，仔细检查功能，仍找不出问题来。后来，直接把仿真测试的代码copy进来调用模块，居然又可以了。再尝试，发现VERILOG的input 和output不能直接接到封装模块的in 和out上，否则仿真结果不对。把这些input 和output分别接到signal上，再与in和out相连，居然功能又正确了。这signal啥都不干，居然会有这样的效果，真是百思不得其解！ 0
2015-1-14 14:15:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报小萃米相关推荐 • 怎样在Verilog写的testbench测试VHDL模块?? 7346 • 一句verilog语言转成VHDL语言的问题 2166 • verilog和vhdl是否可以共同组成一个工程 4978 • nTrace中的信号添加的nWave中报路径错误（Verilog VHDL mix） 3538 • write_vhdl与write_verilog有什么差异？ 3932 • vhdl顶层模块可以调用子模块内部定义的信号吗? 7117 • 现在社会上Verilog与vhdl哪个用的比较多？ 7161 • FPGA编程是用VHDL还是verilog HDL好用？谢谢了！ 2732 • 我是学Verilog呢还是VHDL？ 6430 • verilog VHDL 读文件问题 3980 1个回答

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2015-9-12 20:42:11 评论举报 rex2361