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Verilog中$fwrite总是在仿真成功后出错，请各位帮帮忙啊？

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问答对人有帮助，内容完整，我也想知道答案 0 我是用QUARTUS调用Modelsim进行RTL级仿真，在Run all成功之后，才出现以上错误的。请大家帮忙看看到底是哪儿的问题我在测试文件中用的$fwrite，这是我的测试程序： `timescale 1us/100ps module deqpsk_top_tf; reg rst; reg sys_clk; reg [11:0]din; //reg Hide_out; reg [11:0] v[0:250000];//读1000个应该就够了 parameter [31:0]FCW_50K=858993400;//从250KHz分频得到50K分频控制字 parameter [33:0]frequency=1717986918;//从250KHz分频得到100K分频控制字 parameter newf_we=1'b1; wire signed[13:0]datai; wire signed[13:0]dataq; wire [27:0]df; //wire [33:0]frequency; //reg newf_we; wire [11:0]fsin_o; wire [11:0]fcos_o; wire signed[13:0]result1; wire signed[13:0]result2; wire signed[13:0]chouqu_out1; wire signed[13:0]chouqu_out2; wire signed[13:0]i_lpf; wire signed[13:0]q_lpf; integer vline; //integer i; deqpsk_top deqpsk_top( .rst(rst), .sys_clk(sys_clk), .din(din), .datai(datai), .dataq(dataq), .df(df), .frequency(frequency), .newf_we(newf_we), .fsin_o(fsin_o), .fcos_o(fcos_o), .result1(result1), .result2(result2), .chouqu_out1(chouqu_out1), .chouqu_out2(chouqu_out2), .FCW_50K(FCW_50K), .i_lpf(i_lpf), .q_lpf(q_lpf) ); always #2 sys_clk<=~sys_clk; initial begin $readmemb("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/QPSK_OUT2.txt",v); end integer file1; integer file2; integer file3; integer file4; initial begin rst<=0; sys_clk<=0; //Hide_out<=0; din<=12'b0; vline<=0; file1=$fopen("D:/FPGA relatation/Quartus codes/deqpsk_top/datai.txt","w"); file2=$fopen("D:/FPGA relatation/Quartus codes/deqpsk_top/i_lpf.txt","w"); file3=$fopen("D:/FPGA relatation/Quartus codes/deqpsk_top/chouqu_out1.txt","w"); file4=$fopen("D:/FPGA relatation/Quartus codes/deqpsk_top/result1.txt","w"); #4 rst<=1; //newf_we<=1; end always @(posedge sys_clk or negedge rst) begin if(!rst) begin vline<=0; din<=12'b0; end else begin din<=v[vline]; vline<=vline+1; end end always @(posedge sys_clk) begin //$fdisplay(file,"%bn",QPSK_OUT); $fwrite(file1,"%dn",datai); $fwrite(file2,"%dn",i_lpf); $fwrite(file3,"%dn",chouqu_out1); $fwrite(file4,"%dn",result1); end initial begin #1000000 $fclose(file1); $fclose(file2); $fclose(file3); $fclose(file4); end endmodule 复制代码 0 奖励1积分
2014-12-18 09:22:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答举报逝水流痕相关推荐 • Cd4011节能声控灯无法仿真成功 5224 • 请问仿真哪里出现了错误 5286 • 急急急！！！各位大神帮帮忙！怎么用Verilog控制DDS芯片AD9852 4730 • 刚接触pads，在那个布线工具栏，光标总是在选择模式和交汇式布线之间来回的选择，没办法进行其他的操作？ 3679 • 运行程序时发现无法读取吉时利2182电表的数据，出现错误6，请问是什么原因？ 2662 • 请大虾帮帮忙吧——.NET容器怎么用啊 2767 • 求大神帮帮忙移植一个IIC OLED 6944 • 请大虾帮帮忙吧——.NET容器怎么用啊 5009 • 对于一直用的**仿真软件，总觉得在电平上有很多冲突求各位网友帮帮忙 4054* • orcad16.3仿真不出方波波形请大神指教 9537 5个回答

答案对人有帮助，有参考价值 0 呃，原来是$fclose后还继续跑，不再写了的话，在后面加个$stop应该也可以吧！最佳答案

2014-12-18 09:22:08 评论举报曾春欣

答案对人有帮助，有参考价值 0 看不出，你试一下改一下fopen的文件路径，去掉空格行不行！

2014-12-18 21:08:29 评论举报曾春欣

答案对人有帮助，有参考价值 0 cutfor 发表于 2014-12-18 21:08 看不出，你试一下改一下fopen的文件路径，去掉空格行不行！谢谢啦，已经解决啦，嘿嘿不应该把$fwrite写在always块里，如果这样每当时钟上升沿就会写入文件，而我在100000时刻就把文件关闭了，所以在运行100000时间后会出现错误，所以我把$fwrite写在initial模块里了，重复写100000次，这样就不会报错了，改后程序如下： `timescale 1us/100ps module QPSK_SYS_top_tf; reg sys_clk;//250KHz reg reset_n;//复位 parameter [31:0]FCW_CA=1717986918;//DDS频率控制字，由250KHz得到100KHz载频 parameter [31:0]FCW_10K=171798680;//从250KHz分频得到10K分频控制字 parameter [31:0]FCW_50K=858993400;//从250KHz分频得到50K分频控制字 wire Base_Signal; wire signed [1:0]Ik; wire signed [1:0]Qk; wire signed [1:0]Ik_nc10; wire signed [1:0]Qk_nc10; wire signed[11:0] Ik_bsf; wire signed[11:0] Qk_bsf; wire signed[11:0]Ik_f; wire signed[11:0]Qk_f; wire signed[11:0] I_OUT;//输出 wire signed[11:0] Q_OUT;//输出 wire signed[11:0] QPSK_OUT; wire signed[11:0]fsin_o; wire signed[11:0]fcos_o; wire signed[11:0]Ik_nc; wire signed[11:0]Qk_nc; QPSK_SYS_top QPSK_SYS_top( .sys_clk(sys_clk),//240MHz太大了改为250KHz .reset_n(reset_n),//复位 .FCW_CA(FCW_CA),//DDS频率控制字 .FCW_10K(FCW_10K),//10K分频控制字 .FCW_50K(FCW_50K),//50K分频控制字 .QPSK_OUT(QPSK_OUT), .Q_OUT(Q_OUT), .I_OUT(I_OUT), .Ik_bsf(Ik_bsf), .Qk_bsf(Qk_bsf), .Ik(Ik), .Qk(Qk), .Ik_nc10(Ik_nc10), .Qk_nc10(Qk_nc10), .Ik_nc(Ik_nc), .Qk_nc(Qk_nc), .Ik_f(Ik_f), .Qk_f(Qk_f), .fsin_o(fsin_o), .fcos_o(fcos_o) ); always #2 sys_clk<=~sys_clk; integer file1; integer file2; integer file3; integer file4; integer file5; integer file6; initial begin sys_clk<=0; reset_n<=0; file1=$fopen("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/QPSK_OUT.txt","w"); file2=$fopen("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/QPSK_OUT2.txt","w"); file3=$fopen("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/fcos_o.txt","w"); file4=$fopen("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/Ik_bsf.txt","w"); file5=$fopen("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/Ik.txt","w"); file6=$fopen("D:/FPGA relatation/Quartus codes/QPSK_SYS_top/Ik_f.txt","w"); #2 reset_n<=1; end //always @(posedge sys_clk) //begin // //$fdisplay(file,"%bn",QPSK_OUT); // $fwrite(file1,"%dn",QPSK_OUT); // $fwrite(file2,"%bn",QPSK_OUT); // $fwrite(file3,"%dn",fcos_o); // $fwrite(file4,"%dn",Ik_bsf); //end initial begin #2 repeat(100000) begin #4 $fwrite(file1,"%dn",QPSK_OUT); $fwrite(file2,"%bn",QPSK_OUT); $fwrite(file3,"%dn",fcos_o); $fwrite(file4,"%bn",Ik_bsf); $fwrite(file5,"%bn",Ik); $fwrite(file6,"%dn",Ik_f); end #100000 $fclose(file1); $fclose(file2); $fclose(file3); $fclose(file4); $fclose(file5); $fclose(file6); end endmodule 复制代码

2014-12-18 21:34:46 评论举报逝水流痕

答案对人有帮助，有参考价值 0 cutfor 发表于 2014-12-19 20:50 呃，原来是$fclose后还继续跑，不再写了的话，在后面加个$stop应该也可以吧！ ... 应该可以，不过我没试哈

2014-12-22 00:05:47 评论举报逝水流痕

答案对人有帮助，有参考价值 0 楼主的测试文件写的真好。

2014-12-25 21:08:51 评论举报 lilong135984

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