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ALLEGRO 的自问自答，提高必看。

2014-11-6 16:18:05 15627 PCB

Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了
A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。* [8 D) N, J. ]% V

Q:allegro 自动布线后,为直角.如何调整成45度角走线
A:  ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC - V$ [* g& f5 w: h
1 E! ^0 z6 S2 v" p8 O7 v

3 T* Z* Y1 s; N% m
一、群组布线;群组布线包括总线布线和一次布多外Trance.
1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中，不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”
6 Q& l/ n2 E$ e3 i6 K4 b3 q8 G
Cadence CIS即原理图中，放大缩小缩小的快捷键按住CTRL键+鼠标中间滚轮）
5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围  % ^6 L3 h& o4 d8 q
Class: manufacture — Subclass: photoplot outline
6. 光绘设置详解http://www.flyarm.com/bbs/viewthread.php?tid=28&page=1
ALLEGRO  标注  1. dimension linear : 对于比较规则，简单的板子，通常采用.
                        2.dimension datum ：对于较复杂的板子可以采用。 # j" j& D8 m( }2 v% O( ~1 `
      先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。 * H: G( b$ I0 l$ u5 y! V
Manufacture------dimension/draft -----dimension linear / dimension datum . T9 T) a1 y( f9 N$ ^
2.   K! `9 5 d# c$ g6 p1 e2 @
  表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。
产生这种原因的解决办法： 6 Z# W! I! E: u9 R; ?& K
一。一个一个修改Boundary
二。直接操作：在 Add Shape 后，shape ---parameters 里，Create pin Voids 选中 IN line  ! X9 Q$ e, |, i- F. n9 `0 t
3. / |6 A9 D1 h) ]2 X/ f
   倒角  * ?5 Z# N( @* F& Z! `0 `% B( X4
Manufacture------dimension/draft――Fillet  圆角
Manufacture------dimension/draft――Chamfer  斜角
以上操作只对LINE 画的外框有效，而对Shape 无效。 # n: g9 t: w) g2 y* [0 h9 ~
4. 0 }+ {. i8 L2 w% e% p1 ?6 `
   实时显示走线的长度
Setup—user Preferences ETC栏中勾选  ALLEGRO etch length on % w0 |$ o, r# q  w! [
5.
   LAYOUT 中，使用AUTO Rename
具体操作：首先将不需要Rename 的元件 FIXED 然后选择：logic -----auto rename Refdes---rename ……….. $ j- x. ^2 W" F6 B/ |
6. Display
   SETUP------user preference------……… 1 Z: f% w$ }  p
7. ALLEGRO中如何查找元件：、用Display ----element 或都-Display-----Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。 ) j( F5 D/ L0 y
8.
重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法： ! b, H* m! G: M# U8 w- n9 }
Shape—compose shape .FIND标签中过虑器选择好。点选外框线。最后选择DONE 可以完成操作。
9.
   文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference  中。DISPLAY 中的nolinewidth  被勾选上。只需去掉勾选即可。 3 x' v# F, 2 _; z: N! y
10 ( s" w5 O9 u# G. z
Orcad，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管脚属性设置成POWER.
Allegro设计pcb经验    6 ]6 z" d/ a! p/ n  z$ V
1、做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?
答：放焊盘时，应该选择 Mechanical  / I) a# U" n. B, t! N

2、在allegro中,如何加泪滴？
7 q) r/ ^; O" u1 _" `
答：
1.要先打开所有的走线层，执行命令route->gloss->parameters..,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。 , J' P& H6 U4 {1 z
2.route->gloss-> add fillet 8 ]- `8 e  ]9 ~- u  r: ( D8 I" F+ I

注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行 & b0 G. M- }9 D- v
3、（1）尺寸标注最好用1x0.3大小的箭头, 设置为：
arrow -> 3point  - r; r- N" D, {/ n8 u
head length：1.0  , C! j) @! b4 X: t0 B5 U. M- A
head width：0.3
（2）尺寸标注文本设置为：Text block: 3

4、问：Allegro层的切换用什么快捷键呀?
用" -"" +" 号切换! % R) u: K5 D  o
5、如何实现线框的 COPY? 做元器件封装时,有没有办法把 Package Geometry -> silkscreen_top 的线 COPY 到 Package Geometry -> Assembly_top ? 4 ^# W* W$ Q) V" z
选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。 ; {0 O" [) D9 w9 {; n
6、 Display_Top层、Assemble_Top层和 Silkscreen_Top层有什么区别？ 0 u# A7 q3 i, W; Y$ O; w; ^% m4 d
7、做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成 smd91x16b.pad。
→  5 n& d6 B* B( n/ k  c/ J- r8 J
然后点击 Replace 。
8、差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的? 8 O5 H3 [" v' F' m
9、盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。 : X# v9 h6 ]9 K$ a# m
10、能否只关闭覆铜而保留走线（etch）？
可以！点SETUP 菜单下的 Uers Preference…(参数设置) 选项，选择右边 SHAPE选项把 no_shape_filt 勾上。 8 c9 w8 X+ L( B4 v3 d+ J2 n' b
11、做元件怎么改放好的焊盘编号?
打开Pin_Number层，用Edit-->Text来修改。
12、怎样在allegro里把PCB板整个旋转90度呢？

选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的）    d  _4 b* n2 h7 e& i
右击选中Temp Group
选中整个板子（也可选择你需要的一部分或几部分）  7 s! n; s2 M- `$ U) n) s% `) z
右击选中Complete  ' P  Q" L' O; U( ^; r. ]2 b7 }1 _
点击一点作为User Pick
右击选中Rotate    f5 V. L! Y" u- j0 o

* V1 P! S+ X  _7 u% ^- C; |$ W/ Y
就可以旋转了
13、在Allegro中,如何设置不同网络有不同的颜色? ; ?# a; e9 O5 `4 ?* i
hilight---在旁边控制栏里面的options选颜色，在finder里面勾net，输入要高亮的网络名，或直接点网络飞线。
14、对整修原理图重新编号
Tools – Annotate … . i. f8 `3 t6 _) G, B8 V: G6 f
15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?
点选菜单View下面的Next part就可以了！ 2 q+ @' l1 G9 T. y# q
在新建库下面有个package type选项.  . ?& V1 }9 M2 y$ e* v
homogeneous:同类的.  5 d2 y; ?4 U: n- V
heterogeneous:不同类的,异类的.  9 M, B" ?- {7 D- P3 V
若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.
16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原来的器件,重新放置) ?
17、在allegro中,如何锁定元器件?
点击选择要锁定的元器件。 ' ?/ ?, n$ M9 R& i
18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线? ; y3 G2 @: V( E. H6 R* p

只要这两个都不打勾，本来显示了飞线，然后，移动时是可以显示飞线的
19、装配层assembly与丝印层silkscreen都要放置元件序号吗？ 5 k  @3 e! M- ]: q8 M% N4 N' `
IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作Reference Designators（RefDes），选择“Layout”——“Labels”——“RefDes”便可以在options中设置了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。

问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了. 3 P2 P: ]7 N: b" ^! a
答: 可以只显示轮廓吧 setup----user--------- pre........SHApe------- display_fill  勾选 no shape_fill这样铺铜只显示轮廓 * U: }! q+ G; ~; |* v

ALLEGRO  拼板 6 . v) d9 s9 [& u
8 t4 v! _% d5 T4 M5 ?! f
可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。 ' D# F+ B# h1 @4 w: I4 C# U) y4 z$ `& f
7 O% n9 N" S' D8 ^* h2 V
把一块pcb与另一块pcb合并的方法（net 还在） # Z$ e* U0 r2 s$ P
1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下 . O+ B) K8 X1 d
2，打开pcb2，在place选择manually，在advancedsetting内勾上library。在placement list上的module definitions会出现刚才生成的*.mdd文件
! Q6 R# u" x. _+ ?0 ]: B9 j
9 p9 p1 C) E0 I3 m. ^# i$ g; E, l
ALLEGRO使用（V16.2）-DRC错误代码对照

: l) }/ R2 j2 Z9 C

代码       + u$ `, O; ^  o6 r
相关对象
说明3 J/ ?0 a, `$ O

单一字符代码
2 i7 i3 F' [% {( q
L       3 E$ I! ~- N* U9 z
Line
走线3 G+ B3 `; K" R5 Z6 t1 A

P
Pin       ; B3 T& i) x- A; @* x" ?. y  I
元件脚* `0 ?+ F4 Y% `
$ `9 M) X( P% g8 e, _
V       8 b7 m, h8 `! I
Via
贯穿孔
2 r6 g; S! N" ?2 e, p' A1 ~5 |
K
Keep in/out
允许区域/禁止区域
+ i5 a! Q' x+ T0 `( z
C       2 _8 n6 o4 A; x& r$ |$ n. ]% s; @
Component
元件层级
: `- G8 m0 m3 [; g8 i
E
Electrical Constraint       " ^2 g7 G7 L& k& m3 |* V
电气约束
3 C, m8 c: R2 e3 j# [
J       / Z6 K( H5 a8 |6 T
T-Junction       * t( ! G3 Y3 N* }
呈现T形的走线8 j6 % c! * Q$ K: u

I
Island Form       + S3 {+ H' k$ M
被Pin或Via围成的负片孤铜

错误代码前置码说明

W
Wire       & N6 W, D% - d6 U, [) S' r  t6 }
与走线相关的错误
6 @; y4 G- m% B2 h/ Y
D       2 h  N; S  C: ]) t; h- K
Design       6 y/ R$ Y0 U  B4 O& ]
与整个电路板相关的错误  x* L: T. C' J- z

M       * m% C! d# f, P+ B; |& a8 ?
Soldemask       - N9 ^; R# h; K  [
与防焊层相关的错误
9 p. Q0 {# {6 d( ?! y
错误代码后置码说明

S       5 F( U& W! ^* l; Z  q3 A4 |
Shape/Stub
与走线层的Shape或分支相关的错误* U6 m+ @( e" c7 E$ Q9 d
2 @7 `; }8 g% S. r  x: S! w
N
Not - ?) H: o8 % c5 y5 ?  l
Allowed
与不允许的设置相关的错误- [8 `8 y+ q! ^4 c- [# U

W
Width       % G" S* E& Q; F' h
与宽度相关的错误! @. y. O4 D' L3 `
  A+ x7 I) x. c) v2 ^' e
双字符错误代码             " j) E: T& i0 w- j+ I4 8 S

BB       ( m. L' @' z# O
Bondpad to Bondpad       0 @) W! T4 C8 ~, ( k
Bondpad之间的错误* V- z" d6 o) y9 ^* u' W! r

BL
Bondpad to Line
Bondpad与Line之间的错误1 w4 e3 B. L) {8 W$ W
0 c* Y7 O) w1 Z% B5 H6 i1 i
BS       - o5 E& O+ ^. L) ~3 K( g4 ~+ n
Bondpad to Shape       $ o+ v' Z( Q" E, F% r
Bondpad与Shape 之间的错误* O% h- q8 A5 q
1 }3 d/ t0 o( ^/ H1 u$ h
CC
Package to Package       * r! E8 F: @4 |* `* w# S+ p
Package之间的 Spacing 错误7 V% e8 ?9 O9 m( H

Symbol Soldermask to Symbol
Soldermask零件防焊层之间的Spacing 错误

DF
Differential Pair Length Tolerance
差分对走线的长度误差过长8 C: k. x, ]* p1 p! k

Differential Pair Primary Max Separation       + C$ E, ~  r) G6 F, R
差分对走线的主要距离太大& F4 Y, N2 h* Y: Q- f* s

Differential Pair Secondary Max Separation
差分对走线的次要距离太大
% f0 W# p3 j# e$ v% E
Differential Pair Secondary Max Length
差分对走线的次要距离长度过长
! W/ F. V' a" C) ]' d
DI
Design Constraint Negative Plane Island
负片孤铜的错误6 ~5 Z9 d. y4 j) y* p9 u
* M5 a, D" k* T5 A
ED       ' m) e8 i1 `7 j' ]* R6 k! A- f
Propagation-Delay       3 B1 `! l& g  m: F
走线的长度错误7 l; j* f: J# X& ]

Relative-Propagation-Delay
走线的等长错误
1 B: W& @1 I# c9 X6 C
EL       - Z* k, W  T/ M. n" E, u
Max Exposed Length       ' c* O' C5 h8 H9 R
走线在外层（TOP&BOTTOM）的长度过长

EP
Max Net Parallelism Length-Distance Pair
已超过Net之间的平行长度

ES       # N9 t: B3 b5 U& J3 F! f
Max Stub Length
走线的分支过长9 C. B  X1 R) u5 K5 h& I

ET       $ ^! j4 R+ n( N( t+ b9 e. H/ B" F
Electrical Topology
走线连接方式的错误8 F+ J+ [# {5 ^' |; l+ e

EV       1 t6 F; Y- C' D; ]1 {
Max Via Count       , @$ }: C0 c) ?9 a! A
已超过走线使用的VIA的最大数目! J4 O+ Z% f3 t
4 {2 $ |9 D# p5 [. V
EX
Max Crosstalk       7 U) g5 D6 `# w& a$ T% d2 {
已超过Crosstalk值" Y% W+ g- ?& g/ ?9 {
. s& v, R! q1 c& _$ a! W* N
Max Peak Crosstalk       + `6 n  L. u; K* j3 O& J/ G
已超过Peak Crosstalk值9 M# |0 t# p( D6 U2 U9 {

HH       9 R% t; `. S9 e/ q
Hold to Hold Spacing       6 x1 v; w$ O5 {* V$ z* l5 ^' Z4 O
钻孔之间的距离太近" e, j2 b( z/ t; F9 k) E
. T" F8 c/ h; {6 L/ u' |" _( j, t
HW
Diagonal Wire to Hold Spacing
斜线与钻孔之间的距离太近
* K( z& q( q0 C  i! e5 S
Hold to Orthogonal Wire Spacing       % r0 w1 G: r5 p* z8 X7 b/ r! w
钻孔与垂直/水平线之间的距离太近+ @! S/ u) P9 }4 V( _

IM       . k: i0 n* ]6 K; j
Impedance Constraint       # v+ i! a0 a, k; n3 ?" q6 T* u/ C# J
走线的阻抗值错误$ % w: h0 W# O

JN
T Junction Not Allowed       ; D' j9 P3 a6 z
走线呈T形的错误# `' u! [; t/ U+ Z; U  G
0 Y7 w- M, Q$ X( |) o
KB       # u7 `2 H% ]+ H2 d5 z6 p$ C4 M
Route Keepin
to Bondpad
Bondpad在Keepin之外
% H3 u+ c1 I( P* G
Route keepout
to Bondpad       5 A5 i  C$ d9 o! g8 F2 K' W" }, I' _
Bondpad在keepout之内8 {; w& Q' ~+ a" u! H. s4 ) _
& a% @3 b0 G, i8 _6 N; ?+ L
Via Keepout
to " ]" U8 k* {# ~. E' b8 H; j# q9 w: W
Bondpad
Bondpad在Via Keepout之内

KC       . |' v! q/ ^7 J4 Z% n
Package to Place Keepin Spacing       , d+ ?0 K. A4 y1 H$ `3 u
元件在Place Keepin之外! j$ ]" ?/ t' o( Z3 i3 C! Z
8 n/ w/ b" [0 r" `8 {2 t5 ]  g6 D
Package to Place Keepout Spacing       . }- y" L: L5 U7 ?* x/ S
元件在Place Keepout之内

KL
Line to Route Keepin Spacing       5 M1 D, X0 S+ O3 q/ t
走线在Route Keepin之外
! t! r# N/ m2 n( b! q6 q+ F
Line to Route Keepout Spacing
走线在Route Keepout之内+ ]' b( a3 [% U- u2 P1 i' D
, F2 m. D& Y8 E$ N7 V! b
KS       # E6 O1 F, H" C5 C, G7 j" y& I
Shape to Route Keepin Spacing
Shape在Route Keepin之外9 e9 S- h6 R( Y9 e) H
' n3 X1 c; _' {+ _
Shape to Route Keepout Spacing       ' I, _7 S$ K) d" d/ k4 R
Shape在Route Keepout之内6 v1 R% l: g" H) r2 U6 ]' t

KV       ; B2 H+ J) {' V9 u
BBVia to Route Keepin Spacing       ( b  - d$ O; @3 _, x$ v- c
BBVia在Route Keepin之外

BBVia to Route Keepout Spacing       ) q6 t/ l* S0 @" V2 H. t
BBVia在Route Keepout之内1 N9 y5 V! K0 f/ {2 z' l! Q- Z- f
4 h3 {. O. R# l8 K+ W
BBVia to Via Keepout Spacing       + L/ ~5 C# M2 L. J7 m
BBVia在Via Keepout之内

Test Via to Route Keepin Spacing
Test Via在Route Keepin之外  {  _$ S7 ]9 c

Test Via to Route Keepout Spacing       ; x3 y' J. d& d9 _$ N9 l/ C: X
Test Via在Route Keepout之内

Test Via to Via Keepout Spacing          @* U% [* u* U2 V2 n
Test Via在Via Keepout之内9 T/ l; p: # |# K, J4 }0 {+ |; `
' E$ G' o! k* w+ H
Through Via to Route Keepin Spacing
Through Via在Route Keepin之外
! j- v# y" `- k# _. I0 R8 w6 `5 a
Through Via to Route Keepout Spacing       2 z7 [1 B! b& X" c8 m/ j5 s# q9 ~/ Z
Through Via在Route Keepout之内& o/ t  [$ L& V
# r. l+ G. K5 t) p+ y- n: V
Through Via to Via Keepout Spacing
Through Via在Via Keepout之内
' K$ t% L3 M4 s3 v
LB       # F9 d% W2 c; }% }( @
Min Self Crossing Loopback Length
无, M* i4 c& E5 ]& P
, v& D/ Q% [( f3 U" y
LL       4 a5 l/ o8 M/ l1 E/ C# p
Line to Line Spacing
走线之间太近
' {& U8 R+ v% q. v& }" c' X9 k
LS
Line to Shape Spacing
走线与Shape 太近$ t* {6 C$ G( g! ~" T7 {( R

LW
Min Line Width
走线的宽度太细
# U+ k2 k- U  s3 H
Min Neck Width       - J0 B+ J7 m& Q  G2 }$ }7 ^2 `: n3 R0 w6 `
走线变细的宽度太细2 ]  B0 D' ~! + ]0 W9 Y0 y

MA
; q# K9 x0 M/ Y) P
Soldermask Alignment Error Pad
Soldermask Tolerance太小
5 V2 t# M. H. x+ @; s3 |* k' [
MC
Pin/Via Soldermask to Symbol Soldermask
Pad与Symbol Soldermask之间的错误% 8 |+ c; D7 i' X6 l9 G* `) C) D3 b
  m) X# i0 m9
MM       5 J( M& S" C2 x$ V& v
Pin/Via Soldermask to Pin/Via Soldermask       * G+ ]) n% B9 E( I$ e+ L
Pad
Soldermask之间的错误. z2 w+ d; g5 o$ x7 B
1 T/ k3 _2 i5 p! d7 D
PB       ( i* }; y# Z/ o6 O& K4 w
Pin to Bondpad
Pin与Bondpad之间的错误( Z  h6 N1 T- l% T7 G" H- w8 Y

PL       / o: L8 Y4 B4 R
Line to SMD Pin Spacing       7 f# G+ E- d, d" ~( F
走线与SMD元件脚太近

Line to Test Pin Spacing
走线与Test元件脚太近

Line to Through Pin Spacing       & l! [0 h6 d5 m, F
走线与Through元件脚太近

PP
SMD Pin to SMD Pin Spacing       . s9 C8 M+ F0 W5 A9 G5 }
SMD元件脚与SMD元件脚太近
9 N8 O+ ?& _+ K* `" Q% b& ]
SMD Pin to Test Pin Spacing       ) t8 L* G8 T2 ^( y
SMD元件脚与Test元件脚太近
" G0 u$ I& ~' P# I# h
Test Pin to Test Pin Spacing       5 y' I: N6 W1 L9 Z, @6 g
Test元件脚与Test元件脚太近5 k; a  D  G6 R. H1 k2 @

Test Pin to Through Pin Spacing
Test元件脚与Through元件脚太近. V; i: v9 G+ a; h
# e/ H1 K* h, k/ @
Through Pin to SMD Pin Spacing       + q; }1 L) N- u) g# l
Through元件脚与SMD元件脚太近: L2 D0 Y: M6 A  B; |: W# l5 A

Through Pin to Through Pin Spacing
Through元件脚与Through元件脚太近
) ~. T; ]# D# r5 N
PS       ( ?7 U* " W9 _  E
Shape to SMD Pin Spacing
Shape与SMD元件脚太近5 j* b' u1 O$ w. R- C

Shape to Test Pin Spacing       0 _" L. A# g( d; ]$ l" t
Shape与Test元件脚太近: ^: G' ~1 F: q$ F# M
8 j9 m# o, V  J2 T% r
Through Pin to Shape Spacing       - r# y) v+ b* l- R* B+ r
Through元件脚与Shape太近

PV
BBVia to SMD Pin Spacing
BBVia与SMD元件脚太近
/ B+ b8 j5 H9 H. u( n" x
BBVia to Test Pin Spacing
BBVia与Test元件脚太近
; w5 F7 I6 ~$ K6 K) y9 m+ K9 Z
BBVia to Through Pin Spacing       4 T$ X3 w# e  a9 _& p0 I! A4 Q
BBVia 与Through元件脚太近& e: m3 M  r6 r' j, x2 n
" h5 R1 E5 F4 W
SMD Pin to Test Via Spacing
SMD Pin与Test Via太近& r* G/ x- b4 p3 i! t/ w
! A0 v( b( x# z: n" n
SMD Pin to Through Via Spacing       0 ; \0 |: L5 m- |9 U* H
SMD Pin与Through Via太近) d$ a' U; l8 K2 i/ j

Test Pin to Test Via Spacing
Test Pin与Test Via太近
( b( d/ ~9 O7 j
Test Pin to Through Via Spacing       . `# r1 }- z5 P$ o
Test Pin与Through Via太近, W+ U% c: r* j" e
  F# C6 H" f6 b0 A* R' v4 L
Test Via to Through Pin Spacing
Test Via与Through Pin太近
9 X- u$ @+ j- e
Through Pin to Through Via Spacing       0 X, Q3 b, L: _7 @+ S
Through Pin与Through Via太近

RC       4 S& A; p4 J3 m, i
Package to Hard Room
元件在其他的Room之内
0 [$ {: J' D+ g# H- }
RE
Min Length Route End Segment at 135Degree
无/ W9 5 C, H: H& H3 P
' Z7 P3 G  |9 p. Y
Min Length Route End Segment at 45/90Degree       4 L5 " Y* b) Z8 E
无

SB       & Z+ g; @4 m1 S, J: * {/ ]
135Degree Turn to Adjacent Crossing Distance       # r( v8 & e! l7 b
无* w# T" L, i0 V
) Y% K: k5 t# O/ |2 m0 |9 w) L, ^, i
90Degree Turn to Adjacent Crossing Distance       , C! G# G+ x% z0 C# [+ n6 p
无

SL       % L, }) K2 N; Y8 B7 R3 k% @# }# c
Min Length Wire Segment
无
% p% C( q* Q( r4 ]
Min Length Single Segment Wire
无

SN       , P! w6 y: g) K# Q% u, R# |6 v
Allow on Etch Subclass       / s! G+ u( A+ ?! U! ]
允许在走线层上/ G* {& i% N- e* f; G* j
: X, U9 @+ }- z5 u, G
SO       2 {! A' ~5 j1 y' b2 o9 L$ ^
Segment Orientaion       0 }; f9 [8 s( E
无2 t) e' p7 d' ]' {) J, p: N6 B
$ _5 e6 B4 F6 O, s2 }2 ~4 V; u) V
BB
Bondpad to Bondpad
Bondpad之间的错误
" `9 s$ u6 Z/ R0 ?8 z0 d
SS
Shape to Shape       - t; u% D1 s$ A2 i) `7 f9 {
Shape之间的错误. C+ u0 E& v* u7 @0 y" x: M% H7 L
& Z! i& M0 |" H3 U
TA       + [5 p6 j$ ?2 C1 F- " E. T7 a
Max Turn Angle
无
( j5 F+ m* X# h
VB       4 N) p) d& D9 M* O
Via to Bondpad       8 |( K: V& b$ x9 u( i4 D
Via 与Bondpad之间的错误

VG
Max BB Via Stagger Distance       9 @. B5 Z/ M; r' d, o' W
同一段线的BB Via之间的距离太长* o* |9 ~. g$ w% ^( J' Z
) u% X7 _7 ; q: A4 T1 N: B
Min BB Via Gap
BB Via之间太近
9 G9 `9 ]) g- M2 y1 E
Min BB Via Stagger Distance
同一段线的BB Via之间的距离太近$ S' S0 `/ V$ }7 X- Z9 M+ N( 3 l
3 b: l- C( x# `, t. O/ w: D  M
Pad/Pad Direct Connect
Pad 在另一个Pad 之上* q1 {, g+ V! O  i3 `4 I
8 f! R) t5 C* M1 P
VL       " ], . ^# V* Q% [3 q
BB Via to Line Spacing
BB Via与走线太近0 U- Z( `, `$ i0 ], z

Line to Through Via Spacing       . v" ~$ d* ]. k: _3 w
走线与Through Via太近

Line to Test Via Spacing       6 L( Q& s, a, a& k9 }+ Z
走线与Test Via太近

VS       + x# `. C6 w" m
BB Via to Shape Spacing
BB Via与Shape太近

Shape to Test Via Spacing       3 a! e' j* e' @3 q9 {% D4 v' ?* p
Shape 与Test Via太近% F/ x, R" J  G. W8 ~% B

Shape to Through Via Spacing
Shape与Through Via太近
& l9 J0 c5 ( o  H
VV       . t8 |5 j* ?! }5 Q3 s
BB Via to BB Via
Spacing
BB Via之间太近; i6 l" s- L( & {( n, t7 l

BB Via to Test Via Spacing
BB Via与Test Via太近! E7 _5 ^: B. v7 r9 j" S

BB Via to Through Via Spacing       & H: U7 [) o* P& t4 v
BB Via与Through Via太近
8 w) `4 @! U3 m$ I
Test Via to Test Via Spacing       3 G; |5 ~/ a( M! P) [; E
Test Via之间太近

Test Via to Through Via Spacing       & O6 W. @$ T7 E8 w1 i+ ~# b
Test Via与Through Via太近6 w* a/ L' R" J- s0 t, ~2 o/ [  j: }
' e) s1 D) T7 I6 C1 z8 w7 ^
Through Via to Through Via Spacing
Through Via之间太近) O  r0 I0 y0 d
) u" x; [$ ~* w/ n
WA       . t) N8 ^0 g1 `7 Q4 j  O0 V% u
Min Bonding Wire Length          M8 [: A9 X; y! ], p4 u
Bonding Wire 长度太短
% N7 s' d$ R$ p! c
WE       $ N0 K# Y" @+ h$ G+ T5 P, j
Min End Segment Length
无, Q, S; R: }0 N' e
3 e1 m7 z# |1 |, }2 i' a0 F4 l& h
Min Length Wire End Segment at 135Degree       ; q+ Q8 R, g9 ' K1 _- w, [! e
无
5 y2 D+ P- b- F" U
Min Length Wire End Segment at 45/90Degree       + J8 U: U. ?$ R# h& g4 S
无
* n7 _2 G+ i: * a) o1 x
WI
Max Bonding Wire Length       5 O6 h1 a8 w1 s4 j0 U3 b% y6 [
Bonding Wire 长度太长
, W# P$ b8 O4 D" z9 U; V
WW       4 S1 a/ F  C6 M# e- ]+ N
Diagonal Wire to Diagonal Wire Spacing
斜线之间太近
4 T) z8 u; r, l2 ~! x
Diagonal Wire to Orthogonal Wire Spacing       7 v" |7 d3 w9 5 b
斜线与垂直/水平线之间的距离太近
2 V( |+ @4 }- r$ {* _
Orthogonal Wire to Orthogonal Wire Spacing
垂直/水平线之间的距离太近+ T  u% g8 u, [* N# R" n# M

WX          ~2 v6 M9 X  G
Max Number of Crossing       6 p3 u' h2 ^9 u8 x$ z
无* f. W2 Z0 L1 U3 J" ^

Min Distance between Crossing
无/ r# L6 a, w/ `
9 x5 ?( J- `7 n/ {# e2 I0 n$ {
XB
135 Degree Turn to Adjacent Crossing Distance
无

90 Degree Turn to Adjacent Crossing Distance       - r  @" H, u- L7 F& X1 P/ ?
无' e7 I- X# x$ t. a; J
5 k: ]5 O: g$ E" x% Q+ R! P
XD       9 m+ i% M; P% w# ~& e4 @- |. T& N# F
Externally Determined Violation
无/ `% d! b3 z5 p; t
  b/ Q1 o/ h8 ?" Z6 U2 u& T
XS
Crossing to Adjacent Segment Distances
无

allegro布线完成后如何修改线宽
一.如果要改变整个一条导线的宽度 1.在find栏里选择Cline
;  2.在PCB中选择要改的导线，点击右键，选择Change Width 3.在对话框中输入你想要的线宽
3如果要改变整个导线中某一段导线的宽度
1.在find栏里选择Cline Segs 0 G9 ]' ]" K, u) [
2.在PCB中选择要改的导线，点击右键，选择Change " U! T5 C# y* l1 H0 u8 L7 C% B& I
3.在对话框中输入你想要的线宽
4 d/ U4 o7 d7 ?3 I- E1 _
editchange，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline9 l! O" s+ Y5 Q# {
editchange，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline8 g7 s. k# % `5 `; f1 `& k
% e  i0 v6 B6 e* @5 ~9 |- a2 i

－＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
CADENCE orcad:
问题： #2 Warning [ALG0016] Part Name "CAP _POL_CAPAE1030X1050N_35V/330U" is renamed to "CAP _POL_CAPAE1030X1050N_35V/33".

[ _)`,]4hlx;W:F 2 $ @# I8 L; c' / C
解释1. 这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4awQt!N无法根治.解释2 。这个#2 Warning [ALG0016] Part Name  * C1 g2 `2 ?: L0 r4 D) Z
6TvuP!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如

改线宽的改字体宽  ! y! t4 ]- J$ M0 ]  t

在Allegro中如何更改字体和大小（丝印，位号等）
Aallegro 15.2:
setup->text sizes ( h- Q8 V& Y# a6 `% f" N  Z2 |2 E
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小  3 T7 ^. _$ g' c2 o: K6 v
改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。
最后选你准备改变的TEXT。 ; l" J1 x5 T$ U3 [% T* |% e$ t
框住要修改的所有TEXT可以批量修改
0 Q3 R, X  B- f9 o' j2 R
allegro 16.0: setup->design->parameter->text->setup text size + y* |' f9 V2 q/ a/ h
text blk:字体编号
photo width: 配置线宽
width,height:配置字体大小  $ t* W0 x1 @* E; q9 e0 w7 ?
改变字体大小：
edit->change，然后在右边控制面板find tab里只选text（只改变字体）
然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 & i/ Z1 v9 ~/ O
class->ref des->new sub class->silkscreen_top
最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,
注意：
如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom
--------------------------------------------------------------------
在建封装的时候可以设定 :你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可  4 ^! k- G7 W: `

8 Z5 X2 G- P& v: Z2 _

－7．如果过孔不盖绿油，3 ]- R% M( J5 u1 j; f'
在出gerber时，via class/soldermask subclass　加进soldermask film就可以了$ }/ X" _2 e7 `! p9 y
导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方． & M- O) `; Y  d2 I0 P: R

-6. CADENCE 特殊规则设置： + V9 d) e0 H3 _
思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)
-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是围绕各自的一点旋转. 2 J0 M# n+ S4 t: M# z
1.Edit->Move,在Options中Rotation的Point选User Pick, ) b, _' T7 x* @( z
2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多余的可用Ctrl+鼠标左键点击去掉.
3. 选好需整体旋转的器件后,右键complete.
4. 提示你Pick orgion,鼠标左键选旋转中心.   N. w* J& P" ^9 v5 P" A
5 下面右键选rotate, 即可旋转了. & _% d' E7 Y, m, E' P; r  c
5 }9 H, Q& ! l
-4. 按原理图方式进行摆放元件。
      ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。 4 Z( , n4 p& ?- G+ ]
A. 在文件*.dsn中，选中一个page  。edit --browers ---parts 选择 OCCURENCES ----OK 选中所有元件—— ETIT-- PROPERTIES------new ---弹出对话框 NAME: 输入PAGE  VALUE：输入1, 单击OK后，可以持到多出一个属性值 Page 1  1 X6 m; ?9 t! E
B. 单击OK关闭 BROWERS _SPREADSHEET对话框，关闭PARTS页。 4 * d9 O2 w8 l& C" b+ O% i' i
C. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，"create pcb Editro Netlis"  右边的SETUP  后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)” ALLOW USER DEFINED Prop 一定要色选上。生成网络表， 6 k3 R0 b$ z/ Y7 S8 U. O5 ^
D. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIES
E. 导入后，PLACE ---PLACE by PROPERTY/VALUE.下拉，选择page及其它。 7 w, p; v2 r: W7 b* N
6 ?: @4 a# y( d7 g3 z1 F2 y
& t, c8 @: S6 G. [2 P# Y% S1 z* K

-3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换： tools--- padstack--- replace  （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项） ALLEGRO好像所有操作都得注意OPTIONS选项啊。
$ I% P& l& F) P/ O# b

-2. allegro在放置LINE时注意设置好线宽。（放好后修改的话，EDIT——CHANGE——options里设置好宽度——点先需要修改的LINE ） ( {# ^$ s( M/ s% W' X
2 F1 o7 X5 i9 e/ z0 h
-1.  ALLEGRO 测量工具单位的设置：MANUFACTUE— dimension/draft—parameters——选择测量工具单位
并且可以设置校注的形状，字符大小等与标注相关的东西。
" z- I  L: [2 }: o  ^7 O9 j, n
0.  ALLEGRO 边框线（outline）的修改：EDIT --DELETE  选中要编辑的LINE  右键 CUT  把OUTINE 的线剪断，然后Edit  edit>vertex 移动顶点。（NND.外框编辑太麻烦了。总不能每次都DXF导入吧，谁有好招？？？）
1. , g/ l/ t( c5 e& s, m. z7 P- x
display--color visibility ---弹出颜色设置对话框，在最上面选择“NET” 通常默认的为“LAYER” 即通常我们进行的各种层颜色设置。
选好自己想设置的颜色。----OK ! " ?: [9 y+ I5 |9 @
/ g$ L* c2 v5 y$ E3 b1 X# p9 p7 Y
2.ALLEGRO 添加和删除泪滴 0 v* J5 ?1 C% J0 Y
ROUTE----GLOSS----PARAMETERS... 选择“PAD AND T CONECTION FILLET”
单击“PAD AND T CONECTION FILLET”前面的按钮，弹出具体的各种类型的泪滴设置，添加和删除泪滴可在  GLOSS---ADD FILLET /DELETE FILLET 中进行。
" h( {# a$ [. S& ^: i! ~
3.allegro 如何设置route keepin,package keepin . P9 J, S% Y: o# z2 e: X
如何根据自己导入的DXF文件做一个route keepin,package keepin图形的文件而不用自己手动画呢？
   1.setup->area->route keepin,package keepin ->画框
2.edit ->z-copy->  options（标签）->package keepin,route keepin->offset->50->点击外框（即导入的DXF外形边框）
4.电源网络高亮介绍
不同的电源或者地网络高亮以不同的颜色，使该板的电源分布状态一目了然，便于布线和分割电源平面与地平面。其命令为：Display=>Hilight 或者点击工具栏图标“ ”，右边参数设置窗口如下：
Options栏设置高亮的颜色
5.PCB检查
1. 板的外形尺寸是否和规划一致 2. 接口器件的布局是否到位  3. 退藕电容的布局是否合理  4 匹配电阻的布局是否合理 5 时钟模块的布局是否合理  6 复位电路的布局是否合理  7 MARK 点放置
6.测量的命令 Display=>Measure或者工具栏
7.生成钻孔文件选择菜单 Manufacture->NC->NC Parameters 8 R0 p) x/ z# C- n- p9 D
8.输出artwork 在输出底片文件之前，需要确认一下动态铜的参数。
                                 选择菜单 Shape->Global Dynamic   q0 f2 v1 Z; F6 A0 P9 N1 N8 [
Params 弹出Global Dynamic Parameters 对话框， , V4 a. r" F+ G2 n1 w7 H+ x7 ^
9. 对于两层板也可以使用EDIT --split plane 来进行铺铜。 . _9 ! x. A0 X* {$ W* Z) x  [
首先用选 LINE  options 选择ANTI--ETCH 规划出各个电源网络，然后用edit _ split plane __create .........