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下面的程序哪里有问题?
`timescale 1ns/1ns module test; reg clk,rst_n,rs232_rx,rs232_tx; my_uart_top uart_top(clk,rst_n,rs232_rx,rs232_tx); initial begin clk = 0; rst_n = 0; #100 rst_n =1; forever #30 clk = ~clk; end begin repeat(10) begin #100 rs232_rx = 1'h1; #100 rs232_rx = 1'h1; end end #2000 $finish endmodule
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4个回答
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有没有哪位大神帮忙解决一下
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不知道你具体的是啥问题说清楚
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难道你想说$finish后面漏了个分号?
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