EE对话第二期：FPGA代替一切芯片的可能性有多高？

SOPC中添加自定义组件，为什么下次打开工程时，会提示添加的组件不在组件库中？？？？求大神指点

在altera9.1版本中把自定义组件复制到哪个文件夹下就是加入到了组件库中，求助啊

有没有
FPGA学习实验的具体讲解的资料呢

IC时序验证用两种方法实现：一是动态时序分析，即根据电路中提取的延时参数，通过仿真软件动态的仿真电路以验证时序是否满足要求。二是静态时序分析，即通过分析设计中所有可能的信号路径以确定时序约束是否满足时序规范。

　　动态时序分析的时序确认通过仿真实现，分析的结果完全依赖于验证工程师所提供的激励。不同激励分析的路径不同，也许有些路径（比如关键路径）不能覆盖到，当设计规模很大时，动态分析所需要的时间、占用的资源也越来越大。

想让两个数码管0-F循环点亮，数码管点亮顺序是0-5-6-。。。-F-1-2-3，可能出问题在哪了，求指导`timescale 1ns / 1ps
module led_seg7_3(
           clk,rst_n,
           sm_cs1_n,sm_cs2_n,
           sm_db  

);
   input clk; //时钟 50MHZ
   input rst_n;
   output sm_cs1_n,sm_cs2_n;
   output[6:0] sm_db;//7段数码管（不包括小数点）

   reg[24:0] cnt;//计数器，最大可以计数到2的25次方*20ns=640ms


always @ (posedge clk or negedge rst_n)
         if(!rst_n) cnt <= 25`d0;
         else cnt <= cnt+1`b1;

reg[3:0] num; //显示数值


always @ (posedge clk or negedge rst_n)
        if(!rst_n) num <= 4`d0;
        else if (cnt == 24`hfffff) num <= num+1`b1; //每640ms增一

        //-------------------------------------------------------------------------------
/*        共阴极 :不带小数点
              ;0,  1,  2,  3,  4, 5,  6,  7,  
      db      3fh,06h,5bh,4fh,66h,6dh,7dh,07h
              ;8,  9, a,  b,   c,  d,  e,  f , 灭   
      db      7fh,6fh,77h,7ch,39h,5eh,79h,71h,00h*/
/* 共阳极 ：不带小数点
                        ;0,  1,  2,  3,  4, 5,  6,  7,  
      db      c0h,f9h,a4h,b0h,99h,92h,82h,f8h
              ;8,  9, a,  b,   c,  d,  e,  f , 灭   
      db      80h,90h,88h,83h,c6h,a1h,86h,8eh,ffh*/



                        
                parameter
            seg0 = 7'hc0,
            seg1 = 7'hf9,
            seg2 = 7'ha4,
            seg3 = 7'hb0,
            seg4 = 7'h99,
            seg5 = 7'h92,
                        seg6 = 7'h82,
                        seg7 = 7'hf8,
                        seg8 = 7'h80,
                        seg9 = 7'h90,
                        sega = 7'h88,
                        segb = 7'h83,
                        segc = 7'hc6,
                        segd = 7'ha1,
                        sege = 7'h86,
                        segf = 7'h8e;


reg[6:0] sm_dbr;

always @ (num)
         case (num)
            4`h0: sm_dbr <= seg0;
            4'h1: sm_dbr <= seg1;
                        4'h2: sm_dbr <= seg2;
                        4'h3: sm_dbr <= seg3;
                        4'h4: sm_dbr <= seg4;
                        4'h5: sm_dbr <= seg5;
                        4'h6: sm_dbr <= seg6;
                        4'h7: sm_dbr <= seg7;
                        4'h8: sm_dbr <= seg8;
                        4'h9: sm_dbr <= seg9;
                        4'ha: sm_dbr <= sega;
                        4'hb: sm_dbr <= segb;
                        4'hc: sm_dbr <= segc;
                        4'hd: sm_dbr <= segd;
                        4'he: sm_dbr <= sege;
                        4'hf: sm_dbr <= segf;
                        default: ;
                endcase
   assign sm_db = sm_dbr;
   assign sm_cs1_n = 1'b0;                //数码管1常开
   assign sm_cs2_n = 1'b0;                //数码管2常开

endmodule               

写了个数采的程序，共四个通道，每个通道一个FIFO，待各通道的FIFO都存满后，从FIFO_1到FIFO_4依次将数据通过串口传出，结果前三个FIFO传出的数据都没问题，但FIFO_4传出的1K数据都是00。。于是怀疑是硬件通道四有问题，就在引脚分配中将其他通道的引脚与通道四的掉换，发现用于都是通道四的数据输出00，也就是硬件没问题是程序的问题，可程序各通道的控制思路等都一样，且实在找不出是哪里出了问题。。。望得到指点。

刚才看了下，max5中的锁相环是不能启用的，这个还要在查找下

这个还没有做过，不过网络上的资源还是挺多的

学习FPGA，我觉得和电路设计一起学习是一个比较好的方法，FPGA不仅是软件编程，更多的是与硬件打交道，不断地额深入硬件，有助于软件的快速提升

用FPGA做的信号发生器，，传送数据到stm32上，，驱动彩屏打出波形、、、
传送数据会出错、、请问有谁做过、、指教一下、、、
先用串口助手发送数据到stm32上、显示出波形，，是对的、、返回的数据也是对的、、
对FPGA使用同样的方法也是对的、、、
但是，FPGA发送数据到stm32就会出问题、通过串口助手看到数据有问题、、、
是不是、一阵一阵数据之间有时间间隔、、还是波特率的问题，，都一样的，用的9600

硬件逻辑是最重要的，但是sopc是一个方向，在一些研究所中sopc经常使用，易于配置和开发，但是有一个缺点就是价格昂贵。

除法一个周期是得不到结果的。
.用除号“/”和用除法模块lpm_divider是一样的

有没有编译Xilinx的库文件？我觉得要是其他功能正常的话，就是modelsim没有编译完全Xilinx的库文件

好 感谢大神 虽然身为女工程师可能在研发上会遇到很多困难，但是我觉得还是会有一定发展的

本人在设计中遇到一个问题，底层几个模块Data信号均为inout，顶层中对各个模块的Data信号进行仲裁，但在实际检测中发现Data总线只能输出数据，不能输入数据，请高手指点下问题出在哪里，谢谢各位~~下面是相关的代码：
顶层仲裁：
reg [9:0] rAddr;
        reg [2:0] rCmd;
        reg [7:0] rData;
        
        always @ (*)
                if(IsInitSta) begin rAddr = Addr_U2;rData = Data_U2;rCmd = Cmd_U2;end
                else if(IsSockSta) begin rAddr = Addr_U3;rData = Data_U3;rCmd = Cmd_U3;end
                else if(rx_sta) begin rAddr = Addr_U4;rData = Data_U4;rCmd = Cmd_U4;end
                else if(tx_sta) begin rAddr = Addr_U5;rData = Data_U5;rCmd = Cmd_U5;end
                else begin rAddr = 10'bxxxxxxxxxx;rData = 8'bxxxxxxxx;rCmd = 3'bxxx; end

//------------------------------------------------------------------------------        
        assign Data = rData;
        assign Addr = rAddr;
        assign Cmd = rCmd;

//----------------------------------------------------------------------------------------------------------------------------
各模块下的定义：
        wire [7:0] Data_in;
        reg [7:0] Data_out;


        assign Data_in = Data ;
        assign Data = isOut ? Data_out : 8'bzzzzzzzz;

FPGA发的数据是16BIT位宽的，那么在发送到外部串口时，可以添加回车符数据，每一个完整数据后面添加回车控制符：

可以的，只要FPGA和外设支持，速度设置时没有什么限制的

恩恩了 谢谢

最近一个项目中用到K7 325T中的GTX作为数据源，在多通道应用时要求能对各通道数据输出进行严格对齐，试了很多办法，包括复位pcs，调整用户时钟usrclk相位，发觉效果都不好甚至没有效果，并且GTX复位后，输出数据相位一定会与上次不一致。请问下两位有没有比较好的办法能动态调整GTX输出数据相位或延迟的呢？谢谢。

就是学习的时候不知道看什么好了 现在边学习边动手实验，感觉没什么效果了