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[启芯][公开课] 数字逻辑综合 04 Timing constraints

2014-7-3 16:52:39 5829

0 本课程主要介绍通过逻辑综合工具，将Verilog RTL 代码转换成门级网表的方式，以满足设计的时序要求。学习本课程可以熟悉逻辑综合工具的使用。逻辑综合技术是数字IC设计师必须掌握的一项核心技术。欢迎参与“启芯SoC年度培训计划”，了解详情。 0
2014-7-3 16:52:39　　评论淘帖0 举报相关推荐 • [启芯][公开课] 数字逻辑综合 04-1 Timing constraints 6034 • 【启芯工作室】【公开课】数字逻辑综合技术视频 01 简介 6495 • [启芯][公开课] 数字逻辑综合 05 Environment Attributes 6613 • [启芯][公开课]数字逻辑综合 02 Design and Technology File 7417 • [启芯公开课] SystemVerilog for Verification 8172 • [启芯][公开课] 数字逻辑综合 03 Design Objects 5878 • [启芯工作室] 逻辑综合 04-1 Timing constraints 4455 • [启芯公开课] VLSI simulation techonology 3747 • [启芯工作室]逻辑综合 06 Timing Analysis 5845 • 数字IC版图设计公开课 5693 1 个讨论

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2014-12-17 13:23:50 评论举报 1^# ghostyyp

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