完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
各位大哥,最近小弟在写FPGA中遇到一个问题,我用PLL产生2个时钟,晶振是48M,PLL输出c0为50M,c1为32KHz,在timequest中报如附件图中的错误。from node : pll_inst|altpll_component|auto_generated|pll1|clk[1];(这个应该是32Khz)
to node : clk_32k_i; (这个是32Khz输入到一个出发器的输入端) launch clock :pll_inst|altpll_component|auto_generated|pll1|clk[1];(这个应该是32Khz) latch clock : pll_inst|altpll_component|auto_generated|pll1|clk[0];(这个应该是50Mhz) data arrival time :0378 data required time:0.112 slack :-0.266(这里为负报错) 我在SDC文件中对PLL的约束用的derived_pll_clock.从图中可以看到launch 和 latch在时间上几乎是在一起的。求大侠指导。
|
|
相关推荐
2个回答
|
|
回帖奖励 +2 分积分
这东西这么神奇啊,看不懂啊
|
|
|
|
楼主 你这个问题怎么解决的啊 我也遇到了 launch 与latch在一起的问题
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
1403 浏览 1 评论
助力AIoT应用:在米尔FPGA开发板上实现Tiny YOLO V4
1053 浏览 0 评论
2474 浏览 1 评论
2177 浏览 0 评论
矩阵4x4个按键,如何把识别结果按编号01-16(十进制)显示在两个七段数码管上?
2445 浏览 0 评论
1918 浏览 52 评论
6020 浏览 113 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-24 20:35 , Processed in 0.601629 second(s), Total 73, Slave 56 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号