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我的步骤如下：
1先建工程，再建VHDL文件，程序如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity divclk1 is Port ( clk : in std_logic; divclk : out std_logic); end divclk1; architecture Behavioral of divclk1 is signal counter : std_logic_vector(4 downto 0):="00000"; signal tempdivclk: std_logic:='0'; begin process(clk) begin if clk'event and clk='1' then if(counter>="11000") then counter<="00000"; tempdivclk<=not tempdivclk; else counter<=counter+'1'; end if; end if; end process; divclk<=tempdivclk; end Behavioral; 完了是save，在compile All，提示成功。 接下来是simulate。路径是work下的behavioral。 最后调出波形窗 然后输入命令：1、force clk0 0,1 10000-r 20000 2、run 3us 波形就是没出现变化。大神帮忙啊！ 
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2个回答
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不太会VHDL但是这个貌似不是测试文件吧
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2014-4-24 17:02:26
评论
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