完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
个位大大打扰了 问个问题问题1:
module Mul ( input clk, input signed [7:0] da, input signed [7:0] db, output reg signed [15:0] dout_mul ); // Declare input and output registers reg signed [7:0] dataa_reg; reg signed [7:0] datab_reg; wire signed [15:0] mult_out; // Store the result of the multiply assign mult_out = dataa_reg * datab_reg; // Update data always @ (posedge clk) begin dataa_reg <= da; datab_reg <= db; dout_mul <= mult_out; end endmodule Golaced 8:36:44 中assign mult_out = dataa_reg * datab_reg; 是什么意思啊 是两个数据 合并在一起吗? 问题2: module add(bin,ain,out); output signed [7:0] out; input signed [7:0]bin,ain; assign out=ain/2+bin/2; endmodule assign out=ain/2+bin/2;这个除2是除0000010的意思吗? 第三个问题: module Filter2(input signed [15:0] din, input clk, output signed [31:0] y, output reg signed out ); parameter FN = 32; reg signed [15:0] shift [0:FN]; reg signed [32:0] sum; always @(posedge clk) begin integer i; 。 。 。 |
|
相关推荐
4个回答
|
|
第一个问题:那个*是一个乘号,它在FPGA中的实现方式是直接调用了硬核乘法器。但是在FPGA中这不是很好的设计。
第二个问题:“/2”的意思是(ain)二进制比特数据右移一位。如果是*2的话就是左移一位 你第三个问题,我没看到呢 |
|
|
|
第三个问题呢?
|
|
|
|
谢谢 ,再问下我用vhdl 完成 帖子中 /2的操作 ,软件报错,最后没办法改成将std_logic_vector转换成integer后再除2,这样对吗,还是有其他方法求解,赶觉vhdl对这些运算无法实现 |
|
|
|
调用硬件乘法器,不是可以节省资源吗,为何不好 |
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
610 浏览 0 评论
415 浏览 0 评论
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1778 浏览 0 评论
480 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1894 浏览 1 评论
4631 浏览 104 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-30 22:23 , Processed in 0.537515 second(s), Total 79, Slave 61 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191