[问答]

FPGA输出管脚电平没有变化

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问答对人有帮助，内容完整，我也想知道答案 0 Cyclone IV 的FPGA，IO引脚作为输出使能信号IO_EN，经4k7电阻上拉只3.3V，初始化状态为3.3V高电平，FPGA程序运行后发送数据，IO_EN保持低电平问题如下：正常工作一段时间之后IO_EN管脚保持一个固定的电平不变化（如2.8V，0.6V等等很诡异的电平），将此引脚作为其他信号（如方波）的输出，也没有反应，仍然是固定不变的电平，万用表测试此引脚与3V3的电阻为30几欧姆。谁能解释这个现象？？？ 0
2013-12-18 10:37:19　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答举报 Husterbin 相关推荐 • fpga输出管脚后接74HC07做电平转换出现高频振荡 1473 • 51循迹小车单片机四个输出管脚一直是高电平怎么回事 2877 • 关于FPGA IO输出脉冲的问题 7225 • 请问如何区分stm32输出管脚该进行什么配置？ 2808 • sn74lvc8t245电平转换，5V输出管脚低电平到不了0V 2194 • AD7680的SCLK设置为1MHZ数据输出管脚一直为低电平 4514 • 在电路中使用AD7680检测一个电压值，AD7680的数据输出管脚一直为低电平是为什么？ 454 • FPGA上电瞬间IO管脚输出的高电平怎么消除呢？ 5447 • 在FPGA上电启动时应该怎么做才能使避免高电平会闪一次的这种情况？ 6455 • 比较器输出电平与FPGA连接问题 3251 1个回答