完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
本帖最后由 laihuadewuyu 于 2013-10-12 12:23 编辑
代码如下:module tyl001(clk,cpld_out);//output input clk; //40M output reg [5:0]cpld_out; reg [7:0]cnt_size=40; reg clk_2=0; reg [7:0]sig_ctrl; reg [7:0]sig_count1; reg [7:0]freq_count=0; //时钟分频 always@(posedge clk) begin if(freq_count==8'd10) freq_count<=8'd0; else freq_count<=freq_count+1'b1; end always@(posedge clk) begin if(freq_count==8'd0) clk_2<= ~clk_2; end always @(posedge clk_2) begin if(sig_ctrl[7:0]>sig_count1[7:0]) begin cpld_out[0]=1'b0; cpld_out[0]=1'b1; end cpld_out[0]=1'b0; end always@(posedge clk_2) begin if(sig_count1[7:0]>=cnt_size[7:0]) sig_count1[7:0]<=8'h00; else sig_count1[7:0]<=sig_count1[7:0]+1'b1; end endmodule 求各位大侠帮忙仿真下,我看看仿真波形图,不会做仿真 ![]() |
|
相关推荐 |
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
374 浏览 0 评论
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1587 浏览 0 评论
452 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1714 浏览 1 评论
508 浏览 0 评论
4512 浏览 100 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-25 03:21 , Processed in 0.433958 second(s), Total 67, Slave 50 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191