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1.verilog里的$display系统函数是否能被quartusII9.0支持，在哪里能看到运行的结果？
2.一个半加器的verilog文件如下 `timescale 1ns/100ps module abc(a,b,sum,c); input a,b; output sum,c; assign #2 sum=a^b; assign #5 c=a&b; endmodule 输入a,b的波形是周期波形，反相，周期相同，按理说输出sum应该是一直高电平，但quartusII9.0 的仿真结果是周期性出现低电平，约为0.5ns的宽度，这是为什么啊？能不能消除这些低电平？ 请高人指点一下迷津，谢谢！ 
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6个回答
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是不是延迟的原因
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谢谢楼主分享！！！
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好久没玩fpga了，估计是竞争造成的。添加触发器应该会改善的
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本帖最后由 e-play 于 2013-8-30 09:51 编辑
不完整的条件语句就是添加了时序电路。你加条语句，让时钟上升沿到来才计算一次。if clk'event and clk='1' then (VHDL) verilog 应该是 always @(posedge clk）吧？ |
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有所领悟，非常感谢！ |
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