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[经验]

一个简单的分频电路

2013-8-1 17:55:40

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正在学习FPGA，用Verilog语言设计了一个简单的分频电路，代码如下：

module DIV(reset,counter_N,IDout,clk_out,counter_D);
input reset,IDout;
input[9:0]counter_N;
output clk_out;
output [9:0]counter_D;

reg clk_out;
reg [9:0]counter_D;

always@(posedge IDout or posedge reset)
begin
if(reset)
begin
clk_out<='b0;
counter_D<=10'b0;
end
else
begin
if(counter_D>=((counter_N- 10'b1)>>1))
begin
clk_out<=~clk_out;
counter_D<=10'b0;
end
else
begin
counter_D<=counter_D+10'b1;
end
end
end
endmodule

很简单的程序，相信大家应该都能看懂。对输入信号IDout进行分频，分频倍数由counter_N控制，分频后的输出信号为clk_out。采用Xilinx14.4自带的综合工具综合，结果如下图所示：

采用Xilinx14.4自带的仿真软件进行仿真，仿真结果如下图所示：

clk是全局时钟。从仿真结果可以看到，在每个clk的上升沿到来时，counter_D加1，实现倍频的功能。但是我的程序中设计的是IDout的边沿触发，counter_D加1，进而得到输出信号。counter_D的变化由IDout控制，不是clk。不明白为什么会出现这种现象，请大伙多多指教。

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