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请问在Verilog里, out<={out[2:0],in}; 或者 out<={in,out[3:1]}; 这种类型的表达式具体是怎么执行的(即原理)?谢谢
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1个回答
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前者应该是循环左移,后者一个是个循环右移吧!不知道你的out位宽是多少,in是什么
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