请大家给个思路

第一次发帖，请大家多多指教。

简单描述一下我的问题：

CPLD采用外部时钟，频率50MHz；每隔200us发送一次CPLD的处理结果，该结果由AD转换结果经过编码组成，共40位（二进制）。
通过CPLD的一个I/O口发送该处理结果。空闲时发送1.

我的思路：
设置一个计数器counter, 采用for循环。
以下是草拟的程序：AD是输出，1位；AD_in是经过编码后的AD转换结果，40位；counter是计数器，i是for循环控制变量。
当counter<40的时候发送数据，每个时钟周期发送一位，发送40位之后循环结束，进入空闲状态，输出结果恒为1.

always @(posedge clk or negedge rst)
        begin
                if(rst==1'b0)
                        begin
                                counter<=1'b0;
                        end
                else
                        begin
                                if(counter<16'h1388)
                                        begin
                                                counter<=counter+1'b1;
                                        end
                                else
                                        begin
                                                counter<=1'b0;
                                        end
                        end
        end

//计数，每隔200us进行一次AD转换，counter起到计数器的作用。接收AD转换的数据进行编码，完成之后进行发送。AD转换和转换结果编码的程序此处省略。下面是发送部分，也就是我的主要问题。
always @(posedge clk)
        begin
                if(counter<16'd40)
                        begin
                                for(i='d0;i<'d40;i=i+1)
                                        begin
                                                AD<=AD_in[i];
                                        end

                        end
                else
                        begin
                                AD<='b1;
                        end

           end

我写verilog程序还没有用过for循环。向诸位大侠请教：
1. 这种每隔一个时钟周期发送一位的思路是否行得通？
2. 该程序有哪些问题？如何改进？

菜鸟初来乍到，请大家多多指教！