对于ALTERA_FPGA compilation的一些学习经验

` 本帖最后由 郑青松001 于 2013-7-6 17:43 编辑


       首先给大家看张图片，可以很清楚的看到，里面的pins用了4个。但是一个工程里面的logic elements（逻辑单元）使用为0，
或者自己使用宏创建了一个锁相环最终编译显示也是0，这让人不可思议啊。 经过这段时间的学习把自己所知道的给大家分享下。
       1.其实你的程序里面的logic elements是存在的，但是被系统编译的时候优化了，为什么会被优化了？
                其他的可能我不清楚，但是例化有问题肯定会导致这种情况。
        其实在例化的时候要是在两个不同的文件中，注意连线的问题。
        具体例化
       tst_frequency           U1_tst_f(           .clk                                (clk_pll)
       （例化的file）          （例化的名字） .clk_x                        (clk_x),
                                                                .rst                            (rst),
                                                                .cnt_num                        (dat)
                                                                );

     左边是(.)+(例化file的端口上面的例子就是tst_frequency里面的端口) .
     注意：
     例化的右边须为线型的，wire就可以，但不能是reg型，个人理解例化主要的目的是传递数据，只有线型的
才能把数据联通起来、就像两个单片机之间UART通信你得把RXD和TXD交叉连接起来把、这样才能传递数据。

注：以上均为个人观点，旨在分享FPGA新手学习的经验，本人接触FPGA时间不长，以上有不足之处恳请高手指出。



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