[问答]

Modelsim 仿真无反应求帮助啊！

9322 仿真

问答对人有帮助，内容完整，我也想知道答案 0 今天在modelsim里进行程序仿真，但是无论用手动激励还是激励文件，点击RUN以后modelsim就没有反应了，点stop也没有反应，不能停止仿真，而且左下角始终显示运行了0ps，不知道是不是编写的程序有问题？请各位大神帮帮忙看看！万分感谢代码如下： module count96( add_clk,d_in,en,adder,lp,red,d_out,sel,i,cl ); input add_clk,sel,en; //地址计数时钟，8分频 output adder,d_out,lp,red,i,cl; //地址输出，lp为锁存移位信号 input[7:0] d_in; reg[15:0] adder,adder1; reg lp,red,i,a; reg[15:0] count1; reg[7:0] count2,d_out; reg count3; wire clk,cl; parameter dely = 10; parameter zero = 8'h00; // //初始化内部计数数据 // initial begin count1 <= 0; count2 <= 0; count3 <= 0; i <= 0; a <= 0; red <= 0; end // //输出逻辑组合 // assign clk = a & add_clk; //使能控制时钟输出 assign cl = clk; //移位脉冲 always if(en) a <= 1; //将出发信号转换成使能信号 else if(count1 == 0) @(negedge add_clk) #(7dely) a <= 0; always if(a) begin d_out <= (sel)? d_in:zero ; //使能控制数据输出.通过sel判断输出数据 adder <= adder1; end else begin d_out <= 8'hzz; adder <= 16'd0; end // //地址信号产生模块 // always @(posedge add_clk) if(count1 == 38399) begin //计数MAX`h9600 adder1 = count1; i = ~i; count1 = 0; end else if( en \|(count1 != 0)) begin adder1 = count1; count1 = count1 + 16'd1; end // //LP信号计数模块 //每120个时钟产生一个1时钟宽的高电平out信号 always @(posedge add_clk) if(count2 == 119) begin count3 = 1; count2 = 0; end else if ( a \| (count2 != 0)) begin count3 = 0; count2 = count2 + 8'd1; end // //LP信号产生模块 //当out为高时，生成一个80ns脉宽的lp信号 always @(negedge clk ) if( count3 & a ) begin lp <= 1; #( 8dely ) lp <= ~lp ; //使lp产生80ns脉宽的出发信号 end else lp<=0; // //读信号red产生模块 //脉宽130ns always @(posedge add_clk )if (a) begin #(3dely) red <= 0; #(13dely) red <= ~red; //脉宽100ns end endmodule 复制代码 0
2013-5-8 09:21:27　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答举报雪原相关推荐 • 求大神解答，关于modelsim仿真的问题 3578 • 关于ISE14.7联合modelsim仿真出现的问题 5820 • 新人求助关于modelsim仿真的问题 3660 • warning：no extended dataflow license exists 12090 • Protues不能仿真LPC1343 3875 • Modelsim 仿真出错 “Module 'IBUFG' is not defined” 13290 • MODELSIM 1656 • 关于modelsim的仿真问题 2478 • quartus调用modelsim仿真，一闪就关闭 10482 • 关于modelsim_altera仿真出错 5173 1个回答

答案对人有帮助，有参考价值 0 说明一下，add_clk为时钟，en为使能，1有效，必须在en脉宽范围内包含一个时钟上升沿才能触发，sel设为0即可

2013-5-8 13:01:09 评论举报雪原