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深入浅出玩转FPGA 基于EP1C3的进阶实验中，读SDRAM代码的时候碰到下面这段代码： assign sdram_wr_ack = ((work_state == `W_TRCD) & ~sys_r_wn) | (work_state == `W_WRITE) | ((work_state == `W_WD) & (cnt_clk_r < 9'd6)); //写SDRAM响应信号,作为wrFIFO的输出有效信号 // (cnt_clk_r < 9'd6) ？？？ 是为了限定在写状态开始的前几个时钟吗？ assign sdram_rd_ack = (work_state_r == `W_RD) & (cnt_clk_r > 9'd1) & (cnt_clk_r < 9'd10); //读SDRAM响应信号 //(cnt_clk_r > 9'd1) & (cnt_clk_r < 9'd10) 加粗部分的代码有什么作用呢？为什么要这样写？请特权同学指教，谢谢！ 
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2个回答
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这么写是为了方便代码的移植
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本帖最后由 flyriz 于 2013-4-25 19:02 编辑
特权同学 发表于 2013-4-25 17:08 还是不理解，愚钝啊！比如为什么要规定 < 9'd6 类似这样的条件？ |
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