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VHDL语言的常用语法
Zk16KmTM.pdf
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[学习要求] 掌握VHDL硬件描述语言的基本描述语句。并可以利用这些语句进行简单电路的设计。 [重点与难点] 重点：常用的并行语句与顺序语句的语法。 难点：部件（Component的定义与应用。 [理论内容] 一、并行语句 所谓的并行语句指采用这些语法生成的硬件电路在时间上可以并行（或并发）的执行（运行）。这是VHDL语法必须具备的能力，也符合硬件电路的特性。这一点不同于软件，因为软件的语句（或指令）一般总是顺序执行。基本的并行同时语句，可分为下面三种形式来讨论：直接设置语句、条件式信号设置语句和选掼式信号设置语句。 1、直接设置语句 直接设置语句是采用“<=”运算符。 例如如下的语句： D<= not A; E<=B and C; F<=A or B or C; 这三条语句虽然是分三行写的，但实际上三条语句是同时执行的。 2、条件式信号设置语句： When-Else When-Else命令也是属于同时并行的语句命令，它的语法格式如下： 信号A <= 信号B When（条件1） Else 信号C When（条件2） Else 信号D； 说明： ⑴ 上述的条件式，是指一般常见的布尔表达式，亦即条件式的结果必定是真（True）或错（False）中的一种。 ⑵ 语法中的条件式1为True时，则将信号B传递给信号A，否则再确认条件式2为True时，将信号C传递给信号A。最后在条件1和条件2都不成立的情况下，将信号D的 
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