DDR的VTT设计
当数据线地址线负载较重时，VTT的暂态电流峰值可达到3.5A左右，这种暂态电流的平均值为0A。一些情况下不需要VTT技术(并行端接)。
- 系统中有2个或更少的DDR
- 总线上需要的电流不是很高，中等左右
- 通过仿真验证不需要
VTT电压的产生一般用IC，厂商包括：IntersilmPhilips, Semiconductors, Fairchild, National, TI等等。（并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配。）
选用了IC实现VTT，推荐使用下面的原则：
· VTT用Rt端接地址/控制/命令信号线，端接数据信号组VTT=VDDQ/2；
· VTT不接并端时钟信号线，时钟信号线使用前面说的差分端接技术；
· VTT与VREF走线/平面在同一层，必须具有150mil的距离，推荐它们在不同层；
· VTT走线/平面需要至少2个4~7uF的解耦电容，2个100uF的电容。具体放置位置是VTT的两个端点（at each end）；
· VTT表面走线宽度至少150mil，推荐250mil；
· 上电时序：VTT开始上电必须在VDDQ之后，避免器件latch-up，推荐VTT和VREF同时上电；
· 如果走线要分支的话，建议使用T型分支。具体见下图；
[url=http://www.radiobook.cn/wp-content/uploads/2009/06/Balance_T.JPG]
注：
VTT电压：VTT是AGTL总线终端电压。针对不同型号的CPU有1.8V，1.5V，1.125.测量点在cpu插座旁边,有很多56 的排阻,就是它了。
正确的DDR内存工作条件!（纠正很多人一个错误的认识!包括
论坛里的很多高手都会有的错误!）
DDR 184pin的电压不是DDR内存的工作电压!
这里正确的名称应该是VDDSPD，也就是内存SPD芯片的工作电压!
DDR内存真正的工作电压VDD应该是7,38,46.....180一系列~ 他们是连在一起的 可以直接测量7pin或180pin就可以了~
1pin是内存参考电压,91,92是系统管理总线！
总结一下DDR内存正常工作的条件:
1pin VREF参考电压 1.25V左右
7pin(或者测量180pin) VDD供电 电压2.5V左右
91,92pin 系统管理总线SMBDATA，SMBCLK 3.3V左右
184pin VDDSPD内存条SPD的工作电压 2.5V(多)/3.3V(少)
16.17.137.138.75.76 6条时钟 1.6V（1-1.8V）
上拉供电 VTT_DDR 1.25V-1.35V （一般不能大于1.4V）测量点是DDR槽边上的排阻! 一般是VDD经一个三极管转换的，或者通过双MOS管转换！电压是VDD的一半！
问题补充：
详细说明DDR400 Layout布线时时钟信号与数据信号、地址信号、控制信号布线长度控制在误差多少？
最佳答案：
1．时钟信号
（1） 差分布线，差分阻抗100欧姆，差分线误差±5mil。
（2） 与其它信号的间距要大于25mil，而且是指edge to edge的间距
（3） CLK等长，误差±10mil。
2．数据信号：
（1） 数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。
（2） DQ和DQM为点对点布线，
（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。
（4） 组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。
（5） DQS与DDR2_CLKP等长，误差±5mil。
（6） 不同组信号间距：大于20mil（edge to edge的间距）
（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方
（8） 尽可能减少过孔
（9） 叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度
（10） 信号走线长度，不超过2500mil
3．控制信号和地址信号：
(1) 组内间距要大于12mil，而且是指edge to edge的间距
(2) 所有控制线须等长，误差±10mil。
(3 不同组信号间距：大于20mil（edge to edge的间距）
4．其它信号
DDR_VREF走线宽度20mil以上。
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