DDR内存布线指导(Micron观点)

2012-12-29 19:20:36 18428 内存 DDR

`DDR内存布线指导(Micron观点)

DDR内存布线指导

在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。DDR的工作频率很高，因此，DDR的Layout也就成为了一个十分关键的问题，很多时候，DDR的布线直接影响着信号完整性。下面本文针对DDR的Layout问题进行讨论。（Micron观点）

[/url]

信号引脚说明

VSS为数字地，VSSQ为信号地，若无特别说明，两者是等效的。VDD为器件内核供电，VDDDQ为器件的DQ和I/O供电，若无特别说明，两者是等效的。

对于DRAM来说，定义信号组如下：

数字信号组DQ，DQS，xDM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS，LDM为一个信号组。

印制电路板叠层，PCB Stackups

电路板的阻抗控制在50~60ohm
印制电路板的厚度选择为1.57mm(62mil)
填充材料Prepreg厚度可变化范围是4~6mil
电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。

一般来说：DQ，DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰；地址/命令/控制信号线选择VDD作为参考平面，因为这些信号线本身就含有噪声。

电路板的可扩展性

根据JEDEC标准，不同容量的内存芯片一般引脚兼容，为了实现电路板的可扩展性，可以做如下处理，如128Mb与256Mb的兼容应用。

未用的DQ引脚

对于x16的DDR器件来说，未用的引脚要作一定的处理。例如x16的DDR来说，DQ15：DQ8未用，则处理如下，将相关的UDM/DQMH拉高用来屏蔽DQ线，DQ15：DQ8通过1~10k的电阻接地用来阻止迸发写时的噪声。

端接技术

串行端接，主要应用在负载DDR器件不大于4个的情况下。

对于双向I/O信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。

对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。

说明：DDR的CK与CK# 是差分信号，要用差分端接技术。

并行端接，主要应用在负载SDRAM器件大于4个，走线长度>2inch，或者通过仿真验证需要并行端接的情况下。

并行端接电阻Rt取值大约为2Rs，Rs的取值范围是10~33ohm，故Rt的取值范围为22~66ohm。

如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，要使用single-ended ParallelTermination，如上图。CKE也可以使用这种端接。

导线宽度和间距：

导线间距和导线宽度S1，S2，S3的定义如下：

S1表示同一信号组内两相邻导线之间的间距
S2表示不同信号组之间两相邻导线之间的间距
S3表示导线的宽度

导线宽度选择为：

Recommended S3 for functional signal sets:

DQ lines=4 mil minimum, 6 mil nominal

DQS lines =4 milminimum, 6 mil nominal

Address lines =4mil minimum, 6 mil nominal

Command/control lines = 4 mil minimum, 6 milnominal

Clock lines = 4 mil minimum, 6-10 mil nominal

导线间距选择：

Signal Set	Signal	Spacing Type	Min	Nom	Max	Unit	Notes
Data/Data strobe	DQ to DQ	S1	8	12	—	mil
	DQ to DQS	S2	8	12	—	mil
	DQS in byte #1 to DQS in byte lane #2	S1	—	—	—	mil	1
	DQ and DM	S2	8	12	—	mil
Address	Adjacent address lines	S1	6	12	—	mil
Address	Address lines	S2	6	12	—	mil
Command/Control	CAS#,RAS#,WE#,CS#,CKE	S1	6	15	—	mil
Clock	CK# to CK	S1	4	—	6	mil
	CK#(or CK in group of two)to DQS line	S2	—	—	—	mil	2
	Differential pair (CK,CK#) to any other signal	S2	8	12	—	mil

几点说明：

1、DQS一般布线的位置是数据信号组内同一信号组中DQ走线的中间，因此DQS与DQS之间的间距一般不提；

2、DQS与时钟信号线不相邻；

3、为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线；

4、时钟信号组走线尽量在内层，用来抑制EMI；

导线走线长度:

所有DDR的差分时钟线CK与CK#必须在同一层布线，误差+-20mil，最好在内层布线以抑制EMI。如果系统有多个DDR器件的话，要用阻值100~200ohm的电阻进行差分端接。

(1) 若时钟线的分叉点到DDR器件的走线长度<1000mil，要使用100~120ohm的差分端接，如下图：

(2) 若时钟线的分叉点到DDR器件的走线长度>1000mil，要使用200~240ohm的电阻差分端接，因为两个200~240ohm的电阻并联值正好为100~120ohm。如下图所示。

· 数据信号组的走线长度与时钟信号线的误差为+/-500mil，组内同一信道的信号线走线误差为+/-50mil，从而可以得到，组内不同信道的走线误差为+/-1000mil，相同信道的DQS一般走线在DQ中间；

· 地址线/命令/控制信号线与时钟信号走线的误差为+/-400mil，组内走线误差为+/-50mil；

· 所有信号的走线长度控制在2inch(5cm)最好；

去耦电容

推荐使用低ESL(2nH)的电容，大小在0.01uF~0.22uF，其中0.01uF针对高频，0.22uF针对低频
建议使用钽电容。相对于电解电容来说，虽然它比较贵，但它具有较好的稳定性，较长的使用周期。一般电解电容随着使用时间的加长，性能下降较多。

参考电压

对于较轻的负载(<4DDR器件)，可使用下图的方法：

对于较重的负载(>4 DDR器件)，可使用IC来产生VREF。IC内部集成了两种电压VTT和VREF，其中VTT在重负载的情况下最高电流可达3.5A，平均电流为0A，VREF的电流比较小，一般只有3mA左右。

VREF走线控制

具体如下图所示：

DDR的VTT设计

当数据线地址线负载较重时，VTT的暂态电流峰值可达到3.5A左右，这种暂态电流的平均值为0A。一些情况下不需要VTT技术(并行端接)。

系统中有2个或更少的DDR
总线上需要的电流不是很高，中等左右
通过仿真验证不需要

VTT电压的产生一般用IC，厂商包括：IntersilmPhilips, Semiconductors, Fairchild, National, TI等等。（并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配。）

选用了IC实现VTT，推荐使用下面的原则：

· VTT用Rt端接地址/控制/命令信号线，端接数据信号组VTT=VDDQ/2；

· VTT不接并端时钟信号线，时钟信号线使用前面说的差分端接技术；

· VTT与VREF走线/平面在同一层，必须具有150mil的距离，推荐它们在不同层；

· VTT走线/平面需要至少2个4~7uF的解耦电容，2个100uF的电容。具体放置位置是VTT的两个端点（at each end）；

· VTT表面走线宽度至少150mil，推荐250mil；

· 上电时序：VTT开始上电必须在VDDQ之后，避免器件latch-up，推荐VTT和VREF同时上电；

· 如果走线要分支的话，建议使用T型分支。具体见下图；

[/url]

[url=http://www.radiobook.cn/wp-content/uploads/2009/06/Balance_T.JPG]

注：

VTT电压：VTT是AGTL总线终端电压。针对不同型号的CPU有1.8V，1.5V，1.125.测量点在cpu插座旁边,有很多56 的排阻,就是它了。

正确的DDR内存工作条件!（纠正很多人一个错误的认识!包括论坛里的很多高手都会有的错误!）

DDR 184pin的电压不是DDR内存的工作电压!

这里正确的名称应该是VDDSPD，也就是内存SPD芯片的工作电压!

DDR内存真正的工作电压VDD应该是7,38,46.....180一系列~ 他们是连在一起的可以直接测量7pin或180pin就可以了~

1pin是内存参考电压,91,92是系统管理总线！

总结一下DDR内存正常工作的条件:

1pin VREF参考电压 1.25V左右

7pin(或者测量180pin) VDD供电电压2.5V左右

91,92pin 系统管理总线SMBDATA，SMBCLK 3.3V左右

184pin VDDSPD内存条SPD的工作电压 2.5V(多)/3.3V(少)

16.17.137.138.75.76 6条时钟 1.6V（1-1.8V）

上拉供电 VTT_DDR 1.25V-1.35V （一般不能大于1.4V）测量点是DDR槽边上的排阻! 一般是VDD经一个三极管转换的，或者通过双MOS管转换！电压是VDD的一半！

问题补充：

详细说明DDR400 Layout布线时时钟信号与数据信号、地址信号、控制信号布线长度控制在误差多少？

最佳答案：

1．时钟信号

（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。

（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距

（3） CLK等长，误差±10mil。

2．数据信号：

（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。

（2） DQ和DQM为点对点布线，

（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。

（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。

（5） DQS与DDR2_CLKP等长，误差±5mil。

（6）不同组信号间距：大于20mil（edge to edge的间距）

（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方

（8）尽可能减少过孔

（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度

（10）信号走线长度，不超过2500mil

3．控制信号和地址信号：

(1) 组内间距要大于12mil，而且是指edge to edge的间距

(2) 所有控制线须等长，误差±10mil。

(3 不同组信号间距：大于20mil（edge to edge的间距）

4．其它信号

DDR_VREF走线宽度20mil以上。

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2012-12-29 19:20:36　　评论 淘帖0 举报

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0 积分哪里搞，我不知道怎么拿积分

2016-9-20 22:32:46 评论举报 41^# 被风吹过的夏天abcd

0 被风吹过的夏天abcd 发表于 2016-9-20 22:32 积分哪里搞，我不知道怎么拿积分每天登录、回帖、发帖、签到等等都可以得到积分。

2016-9-20 23:42:47 评论举报 42^# DLee

0 好东西，可看看器件厂商的观点是怎样的，谢谢

2017-2-7 14:26:48 评论举报 43^# wjd520241

0 不错的资料~~~~~~~~~~

2017-2-20 15:53:39 评论举报 44^# derrick

0 谢谢大神

2017-3-10 11:34:02 评论举报 45^# 晏攀

0

2017-4-5 14:12:45 评论举报 46^# 兵临城下的夜色

0 看了学习下，顶一个

2017-6-26 17:36:35 评论举报 47^# 张三

0 谢谢分享

2017-7-17 15:40:02 评论举报 48^# zzcholdon

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2018-3-17 15:32:51 评论举报 51^# liujinbin

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