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[经验]

一个VHDL程序，错在哪里呢？求编译一下看看

2012-12-23 16:51:54

2428

0

本帖最后由 eehome 于 2013-1-5 10:04 编辑

还是说，在VHDL语言中，多条语句的合并机制已经包含在语法中了？
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENtiTY tt IS
PORT(col_reg,col_2_reg:inout STD_LOGIC;
   clk,row_reg:in std_logic
);
END tt;

architecture tt of tt is
process(clk)
begin
if clk'event and clk='1'
then
   col_reg<=col_reg+1;
   col_2_reg<=col_2_reg+1;
   if col_reg=0
   then  row_reg<=row_reg+1;
   end if；
end if;
end process;
end architecture;

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1 条评论

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jkd_405 2012-12-23 20:04:06

std_logic只有一位，你累加啥呢

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