关于VHDL语言中语句执行顺序及其他共三个问题多谢

ti

本帖最后由 eehome 于 2013-1-5 10:04 编辑

问题一：
ARCHITECTURE A OF TEST IS
SIGNAL Q:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1'
THEN Q(0)<=DATA;Q(1)<=Q(0);Q(2)<=Q(1);Q(3)<=Q(2);//这一行的四个表达式的右侧的表达式在遇到THEN的时候计算就完成了完成，在遇到END IF时同时进行赋值吗？
END if;
Y(0)<=Q(0);Y(1)<=Q(1);Y(2)<=Q(2);Y(3)<=Q(3);//这行语句的执行在”Q(0)<=DATA;Q(1)<=Q(0);Q(2)<=Q(1);Q(3)<=Q(2);“之后吗？
END process;
END A;
问题二：
VHDL中的传输延迟和惯性延迟有什么区别啊？
就拿下面两段程序为例吧。它们有什么区别呢？
........
BEGIN
S<=TRANSPORT 1 AFTER 1NS;
S<=TRANSPORT 2 AFTER 2 NS;
WAIT;
END PROCESS;
........
........
BEGIN
S<=INERtiAL 1 AFTER 1NS;
S<=INERTIAL 2 AFTER 2 NS;
WAIT;
END PROCESS;

问题三：
VHDL中的：=就和Verilog中的=（阻塞性赋值一样吗？）

jim · 2012-12-23 16:56:07

建议楼主找本书看看，上面的问题就很清楚了。理解什么叫并行语句，什么叫顺序语句。什么样的量可综合，什么样的不可综合~~~~~~~~~~~~~~~~~

zhuyuefeng2009 · 2012-12-23 17:08:05

也罢

搜索历史

关于VHDL语言中语句执行顺序及其他共三个问题 多谢

相关推荐

2 条评论

评论

精选推荐

热门帖

站长推荐 /6

关于VHDL语言中语句执行顺序及其他共三个问题多谢