完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
//异或源文件 module xor2(x1,x2,z1); input x1,x2; output z1; wire x1,x2; wire z1; assign z1=x1^x2; endmodule //testbench文件 `timescale 1ns/100ps module xor2_tb; reg x1,x2; wire z1; initial begin #0 x1=0; x2=0; #10 x1=1; x2=0; #10 x1=0; x2=1; #10 x1=1; x2=1; #10 $stop; end /*出错段落 begin reg [2:0] i; for(i=0;i<4;i=i+1) begin {x1,x2}=i [2:0]; #10 $display("{x1x2} = %b,z1 = %b",{x1,x2},z1); end end */ xor2 test ( .x1(x1), .x2(x2), .z1(z1) ); endmodule /* 仿真结果 出错段落被注释仿真图：正常仿真结果 
出错段落没有被注释掉：错误仿真结果
*/ 提问：出错段落错误在哪儿？ 顺便再问一下：我的modelsim ：File->New->Project 没有反应，不能弹出新建项目对话框，为啥？ 
0
|
|
相关推荐 |
|
你正在撰写讨论
如果你是对讨论或其他讨论精选点评或询问，请使用“评论”功能。
NVMe高速传输之摆脱XDMA设计50：主要功能测试结果与分析2 nvmePCIe高速存储
252 浏览 0 评论
NVMe高速传输之摆脱XDMA设计49：主要功能测试结果与分析1
1501 浏览 0 评论
907 浏览 0 评论
855 浏览 0 评论
658 浏览 0 评论
4427 浏览 63 评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2259
评论
淘帖
10437
0
