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求解大神,如何用基本逻辑门和触发器实现6进制加法计数器

2012-11-29 18:40:22  9544
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求解大神,如何用基本逻辑门和触发器实现6进制加法计数器
等...
还有12进制加法计数
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2012-11-29 18:40:22   评论 分享淘帖
5 个讨论
本帖最后由 gk320830 于 2015-3-8 22:08 编辑

用D触发器做个计数器,好久没搞数字电路了,你自己用的verilog设计一个看一下生成的原理图

2012-11-29 20:35:05 评论

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本帖最后由 gk320830 于 2015-3-8 22:08 编辑

共同学习

2012-11-30 10:40:37 评论

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6进制同步置零计数器 Verilog代码
module counter(clk,reset,count);
input clk,reset;
output count;
reg [2:0] count;
always @(posedge clk)
begin
   if(reset)
      count<=3'b000;
  else
     if (count<=3'b101)
         count<=3'b000;
    else
         count<=count+1;
end
endmodule
具体硬件搭建,详见数电。。
本帖最后由 安静的河流呀 于 2015-8-11 17:42 编辑


安静的河流呀 发表于 2015-8-2 16:15
6进制同步置零计数器 Verilog代码
module counter(clk,reset,count);
input clk,reset;



置零改为复位,更合适。
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