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我写了一段Verilog代码，其中有一个六位的输出信号，所有管脚分配都选的LVTTL逻辑，下载到FPGA（xinlinx_virtex-4系列）后，该信号的最高位输出电压为负值（就是负电压代表逻辑0，零电压代表逻辑1），其他管脚输出都正常（即+3.3V代表逻辑1,0V代表逻辑0)。我在程序里每次都是对该信号的6位同时赋值的，并没有对最高位做过单独处理，有哪位大师知道是怎么回事啊？
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2个回答
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不会吧，你没测试对吧！能没有负电压输出的
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2012-10-11 20:10:45
评论
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我是直接接到示波器看的波形，其他管脚的输出都正常，只有那一个管脚输出低电平为负
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2012-10-12 10:29:23
评论
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