verilog hdl教程

VHDL编程教学示例.rar

搜集的一些资料，还有点用。新人报道

talance · 2012-8-11 14:45:10

谢谢楼主

蜡笔小新868 · 2012-8-12 17:28:43

谢谢谢谢拉阿拉

张英杰 · 2012-8-12 18:58:00

多谢楼主咯收藏之

白智文 · 2012-8-12 20:55:56

楼主V5

杜海龙 · 2012-8-12 21:32:30

谢谢分享

jf_1689824196.4219 · 2012-8-14 15:18:48

{:5:}{:5:}{:5:}

jf_1689824196.4219 · 2012-8-14 15:20:16

{:14:}

林 · 2012-9-6 00:44:59

看看

eric0921 · 2012-9-9 07:01:47

谢谢分享

李罡 · 2012-9-13 00:43:18

多谢分享阿

李罡 · 2012-9-14 00:46:19

哈哈又可以挣E币了阿

李罡 · 2012-9-14 00:47:26

下载太多。币不够用阿

clark · 2012-9-14 13:14:56

先下载来瞅瞅再说...

007Bond · 2012-9-14 15:04:23

好东西，谢谢分享

樊少博 · 2012-11-21 14:44:09

新人报道，学习学习

樊少博 · 2012-11-21 14:49:14

module scan_seg ( rst ,clk ,DIG ,Y );

input rst ;

wire rst ;

input clk ;

wire clk ;

output [7:0] DIG ;

wire [7:0] DIG ;

output [7:0] Y ;

wire [7:0] Y ;

reg clkout ;

reg [31:0]cnt;

reg [2:0]scan_cnt ;

parameter  period= 100000;

assign Y = {1'b1,(~Y_r[6:0])};

assign DIG =~DIG_r;

reg [6:0] Y_r;

reg [7:0] DIG_r ;

always @( posedge clk or negedge rst)    //分频50Hz

   begin

   if (!rst)

      cnt <= 0 ;

   else  begin

         cnt<= cnt+1;

      if (cnt == (period >> 1) - 1)

               clkout <= #1 1'b1;

      else if (cnt == period - 1)

         begin

               clkout <= #1 1'b0;

               cnt <= #1 'b0;

         end



      end

   end

always @(posedge clkout or negedge rst)

   begin

   if (!rst)

      scan_cnt <= 0 ;

   else  begin

      scan_cnt <= scan_cnt + 1;

      if(scan_cnt==3'd7)  scan_cnt <= 0;

      end

   end



always @( scan_cnt)       //数码管选择

   begin

   case ( scan_cnt )

      3'b000 : DIG_r <= 8'b0000_0001;

      3'b001 : DIG_r <= 8'b0000_0010;

      3'b010 : DIG_r <= 8'b0000_0100;

      3'b011 : DIG_r <= 8'b0000_1000;

      3'b100 : DIG_r <= 8'b0001_0000;

      3'b101 : DIG_r <= 8'b0010_0000;

      3'b110 : DIG_r <= 8'b0100_0000;

      3'b111 : DIG_r <= 8'b1000_0000;

      default :DIG_r <= 8'b0000_0000;

   endcase

   end

always @ (scan_cnt ) //译码

   begin

   case (scan_cnt)

      0: Y_r = 7'b0111111; // 0

      1: Y_r = 7'b0000110; // 1

      2: Y_r = 7'b1011011; // 2

      3: Y_r = 7'b1001111; // 3

      4: Y_r = 7'b1100110; // 4

      5: Y_r = 7'b1101101; // 5

      6: Y_r = 7'b1111101; // 6

      7: Y_r = 7'b0100111; // 7

      8: Y_r = 7'b1111111; // 8

      9: Y_r = 7'b1100111; // 9

      10: Y_r = 7'b1110111; // A

      11: Y_r = 7'b1111100; // b

      12: Y_r = 7'b0111001; // c

      13: Y_r = 7'b1011110; // d

      14: Y_r = 7'b1111001; // E

      15: Y_r = 7'b1110001; // F

      default: Y_r = 7'b0000000;

   endcase

   end



endmodule
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xiongchuansky · 2012-11-21 17:37:35

楼主V5

godlikett · 2013-1-20 09:17:55

谢谢楼主

萧峰 · 2013-1-21 17:40:59

多谢楼主咯收藏之

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