[问答]

AD7124逻辑供电能否大于AVDD？

2584 ad7124

问答对人有帮助，内容完整，我也想知道答案 0 HI，最近想用AD7124做设计，想采集真双极性的电源，选了分离电源±1.8V供电。因为通信的主控芯片逻辑电平是3.3V，所以IOVDD用了3.3V供电。我看规格书种有写，IOVDD不超过3.6V即可。但对逻辑供电大于芯片供电这种情况不太了解，想再确认一下，是否可以这样使用。这两个电源是否是完全分开的。 0 本主题由 Harmony技术专家于 2025-4-15 15:15 审核通过
2025-4-15 06:20:58　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 102 个回答。邀请回答 jf_50240986 该类别下有 85 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 34 个回答。邀请回答熊本熊该类别下有 34 个回答。邀请回答哔哔哔- 该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 33 个回答，其中被选为最佳答案 1 次。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报周必镜相关推荐 • AD7124-4供电电压发生变化 3249 • ad7124读取问题 1908 • AD7124 精度问题 3946 • AD7124单次转换速率突然变慢是为什么 3457 • STM32与AD7124硬件SPI通讯不上是为什么？ 577 • MCU与AD7124通信不稳定是为什么？ 585 • LPC1768与AD7124-4通讯，读取AD7124 ID寄存器时没有返回的数据是为什么？ 715 • 关于AD7124双电源供电导致AD（测温）读取异常 4813 • 请问AD7124激励电源源如何设置？ 9548 • AD7124变增益，复位死机了！请问是什么情况？ 4048 1个回答

答案对人有帮助，有参考价值 0 在AD7124的设计中，IOVDD（逻辑供电）可以高于AVDD（模拟供电），但需注意以下关键点： 1. 电源独立性 AD7124的模拟电源（AVDD/AVSS）和数字接口电源（IOVDD）是完全独立的，允许分开供电。 IOVDD的电压范围是2.3V至3.6V，而AVDD的范围是1.8V至3.6V。因此，当AVDD设为+1.8V、AVSS为-1.8V时，IOVDD设为3.3V是完全合规的。 2. 电压差与内部保护需确保IOVDD ≤ 3.6V，且AVDD与IOVDD之间的电压差不超过芯片内部ESD二极管的导通阈值（通常约0.7V）。若IOVDD（3.3V）与AVDD（1.8V）的差值为1.5V，需确认内部电路是否允许此差值，必要时可通过电阻或电平转换器隔离。 3. 地线连接 DGND（数字地）和AGND（模拟地）必须单点连接，通常在芯片下方或电源附近，以避免地回路噪声影响模拟信号。 4. 上电顺序 AD7124对电源上电顺序无严格要求，但建议AVDD/AVSS与IOVDD同时上电，或确保两者在10ms内完成上电，避免潜在闩锁风险。 5. 实际应用验证在PCB布局中，确保电源去耦电容（如10μF钽电容+0.1μF陶瓷电容）靠近AD7124引脚，减少噪声耦合。若使用负压AVSS（-1.8V），需确认所有模拟输入信号在AVSS-0.1V至AVDD+0.1V范围内，避免损坏输入级。结论您的设计（IOVDD=3.3V，AVDD=+1.8V，AVSS=-1.8V）完全可行，但需严格遵循数据手册的接地和去耦要求。若需进一步优化，可参考AD7124评估板的布局及官方应用笔记（如AN-1364）。

2025-4-22 18:09:32 评论举报王艳