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我们正在开发一款使用 T4240 的产品,PORESET 和 HRESET 的硬件设计如下:
(1) T4240 的 PORESET 引脚由 CPLD 控制的 4.7K 电阻从外部上拉,RCW_SRC也由 CPLD 控制。 (2) T4240 的 HRESET 引脚用 4.7K 电阻从外部上拉。 在调试过程中,我们遇到了一个奇怪的现象:HRESET_B 引脚始终保持低电平。我们进行了以下实验来验证: (1) 我们擦除了 CPLD 中的所有 logic 并使用 CPU 的默认值进行 RCW_SRC,全部设置为 1。上电后,我们测得 PORESET 信号为高电平,但 HRESET 保持低电平。 (2) CPLD 逻辑控制 PORESET 以生成 reset 序列。无论使用何种 RCW_SRC 配置,HRESET 都保持低电平。 我们使用示波器测量了 T4240 的上电顺序和功率单调性,没有发现任何问题。T4240 的内核电压 VDD 为 0.998V,SYSCLK 和 DDR CLK 分别为 66M 和 133M。 您能否就可能导致 HRESET 保持低电平的原因提供建议?谢谢。 |
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1个回答
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针对T4240的HRESET_B引脚持续低电平问题,可能的原因及解决方案如下: 1. 硬件连接问题排查
2. 复位时序验证
3. 配置字(RCW)关键项核查
4. 电源与时钟完整性分析
5. 进阶诊断步骤
6. 数据手册关键点参考
建议按照以上步骤系统性排查,重点关注复位时序与RCW配置。若问题仍未解决,可联系NXP FAE获取芯片内部状态寄存器的调试方法。 |
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