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module adsadsddf(rw, co_data,in_data,out_data); input rw; input[3:0] co_data ; output[3:0] in_data; input[3:0] out_data; assign in_data=co_data; assign co_data=rw? 4'bz:out_data; endmodule 这段语句，编译是系统说倒数第二句出错，怎么回事，就是这句assign co_data=rw? 4'bz:out_data; 
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帮不了你，我只会VHDL，还未学Verilog HDL呢，正打算学
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倒数第二句语法错误，我不明白你的目的，所以也没法帮你改···！
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