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我不知道是哪邊錯導致我無法控制這个DAC
- - - - - - - - - - - - - - - - - - - - - DAC (clk1, sw, sclk, 同步, sdin); 输入 clk1; 输入 sw; 输出 sw; 输出 reg [0:0] sclk; 输出 reg [0:0]同步; 输出 reg [0:0] sdin; reg [15:0:0] sdin_reg; reg [7:0, cmt1; reg [7:0, cnt1; reg [7:0, cnt2; 如果开始, 总是@ (negading clk1 或 negadges sw) sclk <= 1; sync <= 1; sdin <= 1; sdin_reg [15:0] <= 16'b0010000000000000; seq <= 0; cnt1 <= 15; cnt2 <= 15; end 开始 (当量) 0: 开始于 同步=0; sdin_reg [15:0] = 16'b0010000000000000; cnt1 <= 15; 后 数 = 后 数 1; 结束 1: 开始 sdin = (sdin_reg [15:0] >> cnt1) 1; CDU1 = CDU1 - 1; 后 数 = 后 数 1; 结束 2: 开始 2: beg Sklk = 0; 后 数 = 后 数 1; 结束 3: 开始 Sklk = 1; 如果( CDN1 = = 0) 开始 后 数 = 后 数 1; 结束 开始 之后=1; 结束 结束 4: 开始 同步=1; 之后=0; 结束 尾写 end end 末模块 |
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