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我的FPGA工程中由于引用了另外一个工程中的.v文件,在整理磁盘上的文档时,我将包含引用文件的工程给删除掉了,当我再打开工程时,由于工程文件缺失无法编译,我在添加了缺失的文件后,重新编译还是过不了,当时有点懵逼,重新确定问题后,顺利解决了问题。下面演示问题的产生以及解决过程。
在工程中引用在工程外的资源文件,这里是外部的clock_divide_out_proj.v。
接下来的操作很重要,要不然无法复现问题。第一步,先把当前编辑的工程关闭掉;
第二步将磁盘上引用的外部clock_divide_out_proj.v文件的文件夹删除掉;
第三步重新打开工程,并添加缺失的文件,进行综合操作;
在这里,虽然添加了缺失的文件,同时项目树当中并没有显示错误,但是在综合时无法成功综合。
这时查看Compile Order就会发现,其中还存在对缺失文件的编译,将其删除之后就可以正常编译了。
上述问题中,关键点在于关闭工程之后对于项目的资源文件进行删除操作,在工程打开的状态下,删除掉外部资源文件,再添加本地的资源文件是不会出现上述问题的。
通过这个问题,可以看出在管理TD工程时,对于工程引用的资源文件管理,尽量在TD软件中进行,避免出现上述的Compile Order问题。
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