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ESP-RISC-V CPU 是基于 RISC-V 指令集架构 (ISA) 的 32 位内核，包括基本整数 (I)、乘法/除法 (M)、原子 (A) 和压缩 (C) 标准扩展。ESP-RISC-V CPU 内核具有 4 级有序标量流水线，针对面积、功耗、性能等进行了优化。CPU 内核架构包含调试模块 (DM)、中断控制器 (INTC)、核心本地中断 (CLINT) 和用于访问存储器和外设的系统总线 (SYS BUS) 接口。
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