使用Verilog如何设计一个上升沿检测器呢？

2023-5-10 10:39:31 3154 Verilog 检测器时钟

0 设计一个模块：当输入信号端（位宽1位）出现上升沿跳变时，执行相应操作？请问该如何实现检测该上升沿检测？疑问1：可以使用posedge+端口名称来实现上升沿检测吗？我看了好多程序中posedge后面都跟的是时钟？ 0
2023-5-10 10:39:31　　评论淘帖0 举报相关推荐 • verilog 检测上升沿和下降沿的一种方法 42984 • 电源上升沿如何检测？ 3795 • 上升沿检测电路的原理是什么 1748 • verilog怎么将一个边沿触发信号的上升沿作为控制变量呢？ 2885 • 上升沿检测问题 4206 • Ｌａｂｖｉｅｗ如何检测上升沿？ 17502 • 请问verilog可以对同一个时钟进行上升沿和下降沿采样吗？ 2977 • 布尔量上升沿和下降沿检测 7562 • 上升沿和下降沿是什么意思？ 10425 • 关于上升沿检测的仿真问题 3791 1 个讨论

0 答：如果你是有clk的同步时序电路，那么不允许使用posedge + 端口名称的方式来生成边沿检测电路。所谓边沿检测就是对前一个clock状态和目前clock状态的比较，如果是由0变为1，能够检测到上升沿，则称为上升沿检测电路(posedge edge detection circuit),若是由1变为0，能够检测到下降沿,则被称为下降沿检测电路(negedge edge dttection circuit)，能够同时检测上升沿与下降沿的电路称为双沿检测电路(double edge detection)。照这个原理，下面的代码是一个上升沿检测电路，巧妙运用了非阻塞赋值自动产生寄存器的特性。下降沿检测电路只需把 pedge <= in & ~d_last; 改为 pedge <= ~in & d_last; 即可。双沿检测电路只需把 pedge <= in & ~d_last; 改为 pedge <= in ^ d_last; （异或）即可。 module top_module( input clk, input [7:0] in, output reg [7:0] pedge); reg [7:0] d_last; always @(posedge clk) begin d_last <= in; // 保存上一个状态 pedge <= in & ~d_last; //in的数据变化后有上升沿时，pedge变1 end endmodule

2023-5-10 10:39:44 评论举报 1^# 哔哔哔-