[问答]

关于上升沿检测的仿真问题

3781 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 程序和仿真文件如下，为啥MODELSIM里没有波形，哪有问题呢？ module sck_test ( input clk, input nrst, input sck, output sck_riseedge, output sck_falledge ); ///////////////??????????/////////// reg sig_sck0; reg sig_sck1; //reg re_rising_edge; assign sck_riseedge = ~sig_sck1 & sig_sck0; assign sck_falledge = ~sig_sck0 & sig_sck1; always@(posedge clk or negedge nrst) begin if (~nrst) begin sig_sck0 <= 0; sig_sck1 <= 0; end else begin sig_sck0 <= sck; sig_sck1 <= sig_sck0; end end endmodule //////////////////////// `timescale 1ns/1ns module sck_test_tb; reg clk; reg nrst; reg sck; wire sck_riseedge; wire sck_falledge; initial begin clk = 1'b0; nrst = 1'b1; sck = 0; #100 nrst = 0; repeat(8) begin #500 sck = 1; #500 sck = 0; end #1000; $stop; end always#10 clk = ~clk;//50Mhz sck_test dut ( .clk (clk), .nrst (nrst), .sck (sck), .sck_riseedge (sck_riseedge), .sck_falledge (sck_falledge) ); endmodule 1 奖励5积分
2021-7-14 09:53:39　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 YYL 相关推荐 • 电源上升沿如何检测？ 3777 • FPGA之上升沿检测 8810 • 上升沿检测问题 4184 • 请问STM32f4是否有可能检测输入信号的上升沿和下降沿？ 369 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1041 • CH579的外部中断能否同时开启上升沿和下降沿中断？ 504 • 在时序电路里如何利用一个信号的上升沿和下降沿采样数据呢？ 1042 • 按键KEY1作为外部中断，分别测试上升沿和下降沿，发现触发方式和程序设置的方式对不上是为什么？ 310 • AD8561单+5V供电，方波输入，仿真下降沿比上升沿延时大是为什么？ 473 • verilog 检测上升沿和下降沿的一种方法 42942 1个回答

答案对人有帮助，有参考价值 0 没波形就对了，说明仿真环境没问题。 //------ 查看tb仿真代码，‘ #100 nrst = 0;’一直复位，所以sig_sck0和sig_sck1一直为0. 最佳答案

2021-7-14 09:53:40 评论举报卿小小_9e6