MOSFET和鳍式场效应晶体管的不同器件配置及其演变

　　在本文中，我们将探讨 MOSFET 和鳍式场效应晶体管的不同器件配置及其演变。我们还看到 3D 配置如何允许每个集成电路使用更多晶体管。
　　平面与三维 （3D）
　　平面MOSFET（图1）在Lg向下缩放时失去对漏电流的控制。
　　答案是利用第三个维度。
　　MOSFET晶体管从平面单栅极器件演变为多栅极3D单元，以增加电流驱动并减轻短通道效应。
　　使用3D还可以减少晶体管的面积。占据第三维可以缩小每个晶体管面积以获得相同的体积，从而在相同的总尺寸中产生更多的晶体管。
　　
　　图1.平面场效应管
　　在平面设计中，浇口仅控制一个方向。在 3D 设计中，门缠绕在鳍片周围，提供两个或三个方向的控制（图 2）。然后，门重新控制了薄体。
　　
　　图2.鳍式场效应晶体管
　　此外，从平面移动到3D可降低亚阈值斜率和Ioff电流。体积将增加，漏电流将小于平面设计。
　　双栅极与三栅鳍式场效应晶体管
　　双栅极意味着单栅电极面向翅片的两个相对侧（前栅极和后栅极）。
　　双栅极鳍式场效应晶体管在鳍片上方有一个介电层（称为硬掩模），以抑制电场。介电层可防止顶角处的寄生反转通道。栅极控制从侧面而不是从顶部（图3）。
　　
　　图3.双栅鳍式场效应晶体管
　　三栅极表示折叠在鳍片三面上的单个栅极电极。三栅极中翅片上方的电场不受抑制，栅极从三个侧面施加控制（图4）。
　　
　　图4.三栅鳍式场效应晶体管
　　第三个栅极增加了工艺的复杂性，优点是减小栅源电容和增加晶体管宽度，缺点是寄生电阻增加。
　　π栅极和Ω栅极器件
　　π栅极（图5）和Ω栅极（图6）器件是通过加长沟道下方三栅极FinFET的侧壁部分而形成的。这种布置将有效门数从三个增加到四个，从而提高了静电完整性。
　　
　　图5.π栅鳍式场效应晶体管
　　
　　图6.Ω栅鳍式场效应晶体管
　　短路栅极 （SG） 与独立栅极 （IG）
　　短路栅FET（SG FinFET）的前后栅极短路，只有一个端子。它是一个三端器件：源极、漏极和栅极。阈值电压（Vth）没有外部控制。
　　独立栅极 FET（IG 鳍式场效应晶体管）是一种四端子器件（图 7）。这种布置是一种双栅极器件，其栅极通过掩蔽蚀刻隔离，以允许单独的偏置（单独的通道控制）。
　　
　　图7.独立栅极鳍式场效应晶体管
　　一个栅极用于开关，另一个栅极控制阈值电压：一个栅极的Vth由另一个栅极的偏置调制。
　　电极的单独控制降低了漏电流。IG 鳍式场效应晶体管比 SG 鳍式场效应晶体管需要更大的面积。
　　绝缘体上硅 （SOI） 与大晶硅鳍式场效应晶体管
　　鳍式场效应晶体管已在绝缘体上硅（SOI）晶圆和传统的散装晶圆上制造。
　　SOI 配置在鳍片和硅衬底之间有一个绝缘层（BOX 或埋入 OXide 层）（图 8）。
　　
　　图8.SOI 鳍式场效应晶体管
　　体鳍式场效应晶体管采用体硅而不是 SOI 晶圆 – 鳍片连接到硅衬底（图 9）。
　　
　　图9.大容量鳍式场效应晶体管
　　最初的研究是在具有氧化层的SOI衬底中进行的，因为它更容易定义和控制翅片。
　　1990年，Hisamoto等人发表了第一篇关于FinFET（一种完全耗尽的精益通道TrAnsitor（DELTA）——一种新型垂直超薄SOI MOSFET）的论文。他们使用带有氧化层的SOI衬底，并以鳍片的形状在顶部对硅进行图案化（图10）。
　　
　　图 10.三角形场效应管。图片：D. Hisamoto等人，1990年
　　英特尔在 2012 年宣布使用批量配置（22 纳米技术）（图 11）。
　　
　　图 11.英特尔的鳍式场效应晶体管。图片：英特尔公司
　　一些基本功能是：
　　SOI
　　更贵
　　通过氧化层的低散热。散热可能是一个问题
　　无寄生性 BJT
　　降低寄生电容
　　增强型电流驱动
　　散装
　　成本更低
　　通过硅衬底更好地散热，因为它是合理的导体。硅的导热系数高于氧化物的导热系数
　　寄生BJT。