大型设计中FPGA的多时钟设计策略

FPGA

本帖最后由 mingzhezhang 于 2012-5-23 20:05 编辑

大型设计中FPGA的多时钟设计策略
利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

小硕一枚 · 2012-5-31 02:42:55

没人顶吗？？

macocuit · 2012-6-1 18:55:49

学习

小硕一枚 · 2012-6-2 19:57:41

macocuit 发表于 2012-6-1 18:55
学习

加油学习

caojin0228 · 2012-6-4 11:39:52

看起来挺不错，学习学习

山鹰 · 2012-6-4 12:28:12

shi进顶

忧蓝blue · 2012-6-4 16:04:46

必须顶，有啥不会希望多交流

小硕一枚 · 2012-6-5 01:18:42

忧蓝blue 发表于 2012-6-4 16:04
必须顶，有啥不会希望多交流

好的互相学习

小硕一枚 · 2012-6-5 01:20:14

忧蓝blue 发表于 2012-6-4 16:04
必须顶，有啥不会希望多交流

互相学习啊

小硕一枚 · 2012-6-5 01:22:12

忧蓝blue 发表于 2012-6-4 16:04
必须顶，有啥不会希望多交流

好的。。。。。。。

youmengyuanmeng · 2012-6-5 09:00:37

学习下

小硕一枚 · 2012-6-5 13:04:57

youmengyuanmeng 发表于 2012-6-5 09:00
学习下

常来哦。。。。。。。。。。。。。。

魏伟东 · 2013-3-6 16:18:44

支持下

飞的更高8 · 2013-3-8 16:52:43

顶一下

小张 · 2013-3-8 17:45:19

不知道用不用得到

飞的更高8 · 2013-4-19 15:03:07

学习学习一下，懂的比较浅

hkallsas · 2013-4-19 15:17:53

感谢楼主分享！

2013-5-2 14:43:34

顶一下,好东西啊

月水 · 2013-5-2 20:52:22

做的大型项目还不多，不过多时钟通常会涉及到异步，还应该解决异步问题吧？

邹小东 · 2013-5-3 08:45:06

http://115.com/file/c2xahs0n#

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