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对大位宽高速数据处理时采用的分段总线方法的一些心得

2022-10-11 14:27:34 2410 以太网接口 FPGA开发板存储器

0 1、一文了解解决大位宽效率问题的分段总线的前世今生　　当以太网接口的速率提升到100G以上后，用传统FPGA来实现对应的数据处理时，一定会遇到总线效率的问题。　　分段总线的格式　　随着不断提升的以太网带宽对总线吞吐率要求的提升，需要在芯片内部采用更高的主频、更大的总线位宽，但受制程及功耗影响，总线频率不能持续提升，这就需要在总线数据位宽方面加大提升力度。下图为Achronix公司在介绍400G以太网FPGA实现时给出的结论，对于400G以太网的数据处理，意味着数据总线位宽超过1024bit，时钟频率超过724MHz，传统的FPGA在实现时很难做到时序收敛。　　主要原因在于更宽的数据总线带来了总线效率的问题，针对变长数据输入的情景，当芯片内部总线位宽变大时，若每个总线字在数据传输过程中不能被有效利用，则可能导致总线效率降低。原作者：徐铭伟、刘欢 1 一文了解解决大位宽效率问题的分段总线的前世今生.pdf 726.71 KB , 下载次数: 0
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