[问答]

当接收的数据没有标志位的时候，如何让计数器和数对齐？

问答对人有帮助，内容完整，我也想知道答案 0 问题来源于2个模块之间需要传递数据，模块A负责每个时钟产生5bit并行数据，模块B（工作时钟是A的5倍）负责将接收的该数据以模块A的时钟频率的5倍串行发送出去，我的想法是用一个模5的加一计数器，作为发送数据的节拍，比如：计数0的时候发送数据的0位，计数1的时候发送数据的1位……计数4的时候发送数据的4位。但是问题是，作为模块B，我其实不知道A的数据什么时候发来，如果我把计数器的计数值作为约束条件，有可能和数据之间是错位的，就会导致我发送的bit是不对的。有什么好的解决方法吗？ 0
2022-10-8 22:41:32　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 taocheng123 相关推荐 • 计数器的位如何与SRC字段的42-32位对齐？ 577 • 正交32位计数器接收不到数据 994 • 如何使用FreeSoC制作8 x 32位计数器？ 785 • 如何使用FRESOC制作8个8位计数器？ 1258 • 计数器是什么？如何使用计数器 2308 • 定时器的溢出标志位TF1时还会继续计数吗？ 2886 • 调用中断计数器不工作该怎么办？ 2393 • 无法确定GPIF数据计数器和地址计数器的用途 1681 • 有没有大佬知道在PMSM启动时，正交编码器是如何进行计数的？ 2422 • 定时器/计数器8253内部有多少个16位的计数器 1977 4个回答

答案对人有帮助，有参考价值 1 //------假定A/B两个模块都是你开发的 a.A的数据输出端口添加一个数据有效信号data_valid，它与data_out[4:0]是对齐的。这样后面的模块可以随时检测数据是否有效。 b.B的计数0是初始状态，1~5分别发送数据的0~4位。建议输出也有一个q_valid信号。 //------假定只有B模块是你开发的 a.打开百度，直接搜“verilog的串并转换”。 b.要求A模块返工，添加数据有效信号data_valid。

2022-10-10 09:07:13 评论举报卿小小_9e6

答案对人有帮助，有参考价值 0 两个思路 1. 将A模块的主时钟换成clk5x，然后5个数产生一个数据供给B模块使用 2. 如果A模块必须使用clk，则需要考虑一下跨时钟域的问题，中间可以加一级fifo，clk写clk5x读，这样写测可以一直写，读测5个时钟读一次，再进行并转串的操作就可以了

2022-10-10 17:47:22 评论举报冷锋