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[问答]

verilog出错了，求指导

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问答对人有帮助，内容完整，我也想知道答案 0 做了一个计数器结果数码管显示的实验，结果数码管全部显示一样的数字。仿真结果也不对，有1000个warning，都是Warning: Found clock high time violation at 2.8 ns on register "\|dynamic_sweep_top\|bcd_4bit:u1\|cnt10:u1\|dout[1]"，查了半天也没查出来哪儿有问题。我会陆续把程序发上来的 0 360截图20120415095930360.jpg (34.5 KB, 下载次数: )
2012-4-15 09:49:47　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报王乐相关推荐 • 有没有人用Verilog编写过Zigbee模块的程序啊，求大神指导 3137 • 求大神指导这个仿真怎么老是出错啊 2174 • 运行设计规则检查时跳出错误求大神指导 4611 • 基于quartusII 原理图与verilog语言设计 4365 • verilog 485 程序 6274 • 求大神指导这个电路仿真怎么老是出差啊 2483 • 求问~~为什么滤波器出错了呢 2081 • 跪求指导这个怎么老是出错啊 2284 • 为什么LM3404仿真出来的电流波形不是恒流 2952 • 顶层设计 2108 8个回答

答案对人有帮助，有参考价值 0 `include "cnt10.v"//编译预处理 module bcd_4bit(f_in,rst,ena,d_out,f_out); input f_in, ena, rst; output[15:0] d_out; output f_out; wire cout1,cout2,cout3;//中间信号，必须是wire类型 cnt10 u1(f_in,rst,ena,cout1,d_out[3:0]); cnt10 u2(.clock(f_in),.rst(rst),.cin(cout1),.cout(cout2),.dout(d_out[7:4])); cnt10 u3(.clock(f_in),.rst(rst),.cin(cout2),.cout(cout3),.dout(d_out[11:8])); cnt10 u4(.clock(f_in),.rst(rst),.cin(cout3),.cout(f_out),.dout(d_out[15:12])); endmodule 复制代码 module cnt10(clock,rst,cin,cout,dout); input clock,rst,cin; //输入输出声明 output cout; output[3:0] dout; reg[3:0] dout; //数据类型声明 assign cout= cin&& (dout== 4'd9); //进位输出 always @(posedge clock or negedge rst) begin if(!rst)dout<= 4'd0; //异步清0 else if(cin) begin if(dout==4'd9)dout <= 4'd0; else dout<= dout+1'b1; end end endmodule //10进制计数器复制代码这个是4位十进制计数器模块，我用了文件关联做的，每一块单独仿真结果没问题，最后整个工程仿真就不行了

2012-4-15 09:53:44 评论举报王乐

答案对人有帮助，有参考价值 0 module dynamic_sweep(clk,data_in,count,seg); input clk; input [15:0] data_in;//显示数据输入 output [7:0]seg; output [1:0]count; reg [7:0]seg; reg [1:0]count; reg [3:0]seg_mid; always @(posedge clk) begin count<=count+2'b01; end always @(count,data_in) //位线及显示内容选择 begin case(count[1:0]) 2'b00:seg_mid<=data_in[3:0]; 2'b01:seg_mid<=data_in[7:4]; 2'b10:seg_mid<=data_in[11:8]; 2'b11:seg_mid<=data_in[15:12]; default:seg_mid<=7; endcase end always @(seg_mid) //字符译码 begin case(seg_mid) 4'b0000:seg<=8'b00111111; 4'b0001:seg<=8'b00000110; 4'b0010:seg<=8'b01011011; 4'b0011:seg<=8'b01001111; 4'b0100:seg<=8'b01100110; 4'b0101:seg<=8'b01101101; 4'b0110:seg<=8'b01111100; 4'b0111:seg<=8'b00000111; 4'b1000:seg<=8'b01111111; 4'b1001:seg<=8'b01100111; default:seg<=8'b00111111; endcase end endmodule 复制代码这是动态扫描模块，应该也是没问题i的

2012-4-15 09:55:10 评论举报王乐

答案对人有帮助，有参考价值 0 `include "bcd_4bit.v" `include "dynamic_sweep.v" module dynamic_sweep_top(f_in,rst,ena,clk,f_out,count,seg); input f_in,rst,ena,clk; output [7:0] seg; output f_out; output [1:0] count; wire [15:0] mid; bcd_4bit u1(f_in,rst,ena,mid,f_out); dynamic_sweep u2(.clk(clk),.data_in(mid),.count(count),.seg(seg)); endmodule 复制代码最后是顶层文件。仿真后count的高位一直是0，低位正常，出现警告的，上面已经写了。仿真波形也有

2012-4-15 09:57:08 评论举报王乐

答案对人有帮助，有参考价值 0 这个是波形的截图

2012-4-15 10:01:20 评论举报王乐

答案对人有帮助，有参考价值 0

2012-4-15 10:02:36 评论举报王乐

答案对人有帮助，有参考价值 0 楼主你的时钟，太快了300多兆啊...

2012-7-24 13:27:18 评论举报陈伦

答案对人有帮助，有参考价值 0 jio617 发表于 2012-7-24 13:27 楼主你的时钟，太快了300多兆啊... 可是高位变化的频率肯定小于低位吧，低位正常显示为什么高位不行呢

2012-7-25 08:52:26 评论举报王乐

答案对人有帮助，有参考价值 0 koma 发表于 2012-7-25 08:52 可是高位变化的频率肯定小于低位吧，低位正常显示为什么高位不行呢楼主，我怎么没见到，你的数码管选通时能输出呀。

2012-7-26 10:25:33 评论举报陈伦

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