指数据不变后坚持的工夫

时钟是整个电路最主要、最非凡的旌旗灯号，系统内大局部器件的举措都是在时钟的跳变沿长进行, 这就要求时钟旌旗灯号时延差要十分小, 不然就能够形成时序逻辑形态犯错；因此明白FPGA设计中决议系统时钟的要素，尽量较小时钟的延时对包管设计的不变性有十分主要的意义。

1.1 树立工夫与坚持工夫

　　树立工夫（Tsu：set up time）是指在时钟沿到来之前数据从不不变到不变所需的工夫，假如树立的工夫不知足要求那么数据将不克不及在这个时钟上升沿被不变的打入触发器；

     坚持工夫（Th：hold time）是指数据不变后坚持的工夫，假如坚持工夫不知足要求那么数据相同也不克不及被不变的打入触发器。树立与坚持工夫的简略表示图如下图1所示。


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图1 坚持工夫与树立工夫的表示图

　　在FPGA设计的统一个模块中经常是包括组合逻辑与时序逻辑，为了包管在这些逻辑的接口处数据能不变的被处置，那么对树立工夫与坚持工夫树立明晰的概念十分主要。下面在看法了树立工夫与坚持工夫的概念上考虑如下的问题。


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图2 同步设计中的一个根本模子

　　图2为一致采用一个时钟的同步设计中一个根本的模子。图中

Tco：是触发器的数据输出的延时；

Tdelay：是组合逻辑的延时；

Tsetup：是触发器的树立工夫；

Tpd：为时钟的延时（可以疏忽不计）。

T：为时钟周期

T3：D2树立工夫

T4：D2坚持工夫

     假如第一个触发器D1树立工夫最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，最小为T2min。问第二个触发器D2树立工夫T3与坚持工夫T4应该知足什么前提，或许是晓得了T3与T4那么能允许的最大时钟周期是几多。这个问题是在设计中必需思索的问题，只要弄清了这个问题才干包管所设计的组合逻辑的延时能否知足了要求。

　　下面经过时序图来剖析：设第一个触发器的输入为D1，输出为Q1；第二个触发器的输入为D2，输出为Q2；

　　时钟一致在上升沿进行采样，为了便于剖析我们评论两种状况即第一：假定时钟的延时Tpd为零，其实这种状况在FPGA设计中是经常知足的，因为在FPGA 设计中普通是采用一致的系统时钟，也就是应用从全局时钟管脚输入的时钟，如许在内部时钟的延时完全可以疏忽不计。这种状况下不用思索坚持工夫，由于每个数据都是坚持一个时钟节奏还又有线路的延时，也就是都是基于CLOCK的推迟远小于数据的推迟根底上，所以坚持工夫都能知足要求，重点是要关怀树立工夫，此时假如D2的树立工夫知足要求那么时序图应该如图3所示。

　　从图中可以看出假如：

　　T-Tco-Tdelay>T3

　　即： Tdelay< T-Tco-T3（在D2树立工夫内 旌旗灯号能从经过组合逻辑D1抵达D2，即在第二个CLK来树立工夫前，数据曾经在Tsup）

　　那么就知足了树立工夫的要求，个中T为时钟的周期，这种状况下第二个触发器就能在第二个时钟的上升沿就能不变的采到D2