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在FPGA接收ARM端传过来的数据时,片选拉低时,直接通过SPI上的时钟SCLK的上升沿进行寄存数据,然后在spi_clk的下降沿输出寄存的数据,这样在输出时会导致传给ARM的数据发生跳变,然后我改了下代码,在FPGA的内部时钟(sys_clk)的上升沿对SPI上的时钟和数据进行操作,回读的数据正常了。请问前者和后者的区别是啥?是因为要经过内部的时钟进行同步操作吗? |
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2个回答
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看看学习一下
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需要在时序上对齐,不对齐的话数据可能跳变,包括spi_clk也可能跳变的。
//------有一种情况读取的数据不会跳变 当ARM端输出的数据为全1或者全0,此种情况下读取的数据不会跳变。 |
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