完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
在FPGA接收ARM端传过来的数据时,片选拉低时,直接通过SPI上的时钟SCLK的上升沿进行寄存数据,然后在spi_clk的下降沿输出寄存的数据,这样在输出时会导致传给ARM的数据发生跳变,然后我改了下代码,在FPGA的内部时钟(sys_clk)的上升沿对SPI上的时钟和数据进行操作,回读的数据正常了。请问前者和后者的区别是啥?是因为要经过内部的时钟进行同步操作吗? ![]() |
|
相关推荐
2个回答
|
|
看看学习一下
|
|
|
|
需要在时序上对齐,不对齐的话数据可能跳变,包括spi_clk也可能跳变的。
//------有一种情况读取的数据不会跳变 当ARM端输出的数据为全1或者全0,此种情况下读取的数据不会跳变。 |
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
379 浏览 0 评论
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1608 浏览 0 评论
457 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1732 浏览 1 评论
511 浏览 0 评论
4523 浏览 100 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-25 20:17 , Processed in 0.663444 second(s), Total 73, Slave 55 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191