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1、如下图所示，当CLK1为100MHz时，约束set_input_delay -clocks CLK1 -max 5sig_a，如果CLK1变成50MHz，需要保证的约束效果不变，此时input_delay应该设置为多少？（D ）（大疆FPGA逻辑岗B卷）A 15ns B 20nsC 5ns D 10nsset_input_delay是设置输入延迟用的命令，...
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