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4个回答
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这个电路咋一看有点像用在PLL里的VCO后一级。
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LVDS.电流输出穿导线。
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我大概知道是什么意思了，你发的这个电路就是应用在PLL中的电荷泵，它的前一级应该是PFD鉴相器，后一级滤波器，再后一级就是VCO，然后分频出时钟，这个是整个电路系统。
这个电路的接收端ipp,ipn和inp,inn是来自于鉴相器的输出方波。目的就是给输出节点gn3_3进行充电流与放电流，而gn3_3作为输出应该是会接一个滤波电路，你看看下一级有没有一个RC那样的器件，充放电流的时间长度就是由鉴相器决定的，这个输出点gn3_3最终会在一个均匀的充放电流时间下达到一个恒定的电压值，这个电压值提供给VCO（压控振荡器），VCO接收这个电压来输出恒定频率的时钟。 加入你这个PLL输出时钟低于基准时钟频率，那么鉴相器就会增加充电流时间，gn3_3电位就会抬升，反之就降低。 关于这部分的设计要点和原理，我实在没时间在回复里给你细说，这个不难，建议你参考几篇论文就可以了，在知网上下两三篇电荷泵型PLL，看前两三章就行。 希望能帮到你，如果有说错的地方，请纠正。 |
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为了避免你没看懂我上面说的，我再补充一下。
1.首先在控制逻辑上，ipp和ipn，inn和inp是相反逻辑这个容易看出， M51和M12同时开启，M50和M53同时开启。 2.最右边的几个MOS管M34，35，37，38构成一个单级正向钳位放大器的功能，目的是让gn3_3与M12D节点电位相近，避免在进行充放电流切换时，产生电压毛刺，使后一级VCO产生的时钟失真。 |
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